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2019년도 중앙대학교 전자전기공학부 2학년 2학기 전기회로설계실습 결과 1. 저항, 전압, 전류의 측정방법설계

1. 서론우리가 사용하는 저항들을 읽는 방법을 배우며, 2-wire 측정법과 4-wire 측정법의 차이 및 방법을 익힌다. 회로상에서 옴의 법칙, KVL, KCL이 성립함을 확인한다. 실험실 및 가정, 공장에서 사용되는 DMM과 DC Power Supply의 동작원리를 이해하고 조작방법을 익힌다.2. 설계실습내용 및 분석2.1-1 (a). 30개의 저항(10 ㏀, 5%)을 각각 두 연결선 사이에 연결하고, 측정값이 유효숫자 3자리의 세 번째 숫자가 안정될 때까지 잠시 기다렸다가 반올림하여 유효 숫자 3자리까지 기록하라.• 측정값2.1-1 (b). 평균값을 구하고, 몇 %의 저항이 오차를 만족하는지 한 눈에 알 수 있도록 오차의 예상 분포도를 도시하라측정값(㏀)측정한 30개의 저항의 평균값은 9.86㏀이다㏀이다. 저항의 허용된 오차는 5%이므로 실제 측정값이 9.5㏀에서 10.5㏀ 사이의 값이 나타나야 한다한다. 위의 표를 이용하여 저항의 분포도를 표현해보았다현해보았다.

공학/기술| 2020.09.15| 8페이지| 1,500원| 조회(88)

결과보고서, 중앙대, 중앙대학교, 전자전기, 전기회로설계실습

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비9, 4-bit Adder 회로 설계 평가A좋아요

1.실습 목적조합 논리 회로의 설계 방법을 이해하고 조합 논리 회로의 한 예로 가산기 회로를 설계한다.2.실습 준비물부품저항 330Ω, 1/2W, 5% 10개Inverter 74HC04 4개NAND gate 74HC00 5개NOR gate 74HC02 5개AND gate 74HC08 5개OR gate 74HC32 5개XOR gate 74HC86 2개LED 10개switch 10개<중 략>3.설계실습 계획서3.1 전가산기(A) 전가산기에 대한 진리표를 작성한다<표 9-1 전가산기 진리표>(B) Karnaugh 맵을 이용하여 간소화 된 Sum of product 또는 Product of sum 형태의 불리언식을 구한다.

공학/기술| 2020.09.05| 4페이지| 1,000원| 조회(136)

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비8 래치와 플립플롭 평가A+최고예요

1.실습 목적순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다..2.실습 준비물부품Inverter 74HC04 3개NAND gate 74HC00 6개<중 략>3.설계실습 계획서3.1 RS 래치의 특성 분석동작상태를 살펴보면, R과 S의 입력에 0 또는 1을 가하면 출력 Q 또는 Q‘를 얻게 된다.이때 NAND 게이트는 AND 게이트에 NOT 게이트를 연결한 것과 같기에 AND 게이트로 보고 입력 R 또는 S에 0이 가해지면 무조건 0이므로 NAND 게이트는 그 반대인 1이 된다.

공학/기술| 2020.09.05| 3페이지| 1,000원| 조회(207)

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비7 논리함수와 게이트 평가A+최고예요

1.실습 목적여러 종류의 게이트의 기능을 측정하여 실험적으로 이해한다.2.실습 준비물부품스위치 2개AND gate 74HC08 2개OR gate 74HC32 1개Inverter 74HC04 2개NAND gate 74HC00 1개NOR gate 74HC02 1개XOR gate 74HC86 1개<중 략>3.설계실습 계획서3.1 XNOR 게이트 설계 및 특성 분석<NAND gate> <NOR gate><XOR gate> <XNOR gate>XNOR 진리표(B) AND 게이트와 OR 게이트 각각의 입출력 시간 딜레이를 측정할 수 있는 방법에 대해 조사하고 딜레이를 가장 정확하게 측정할 수 있는 방법의 실험 방법을 설계한다.게이트에 입출력 시간 딜레이가 발생하는 이유는 전파 지연시간 때문이다. 게이트에 입력 신호가 가해진 후 논리연산 결과가 게이트의 출력으로 나올 때까지 아주 짧은 시간이 지연되는데 이 시간을 전파 지연시간이라고 한다.

공학/기술| 2020.09.05| 6페이지| 1,500원| 조회(228)

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2019년도 중앙대학교 전자전기공학부 3학년 2학기 아날로그및디지털회로설계실습 예비6 위상 제어 루프(PLL)

1.실습 목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다.2.실습 준비물부품저항 100Ω, 1/2W, 5% 3개저항 1kΩ, 1/2W, 5% 2개저항 5.1kΩ, 1/2W, 5% 1개저항 10kΩ, 1/2W, 5% 2개저항 20kΩ, 1/2W, 5% 3개<중 략>3.설계실습 계획서3.1 위상제어루프의 용도이론부의 위상 제어 루프를 이해하여 요약, 설명하고 실제 사용되는 분야에 대해서 서술한다.전압제어 발진기의 출력 위상을 입력 신호의 위상과 비교하여 두 입력의 위상 차이를 가지고 전압제어 발진기를 제어하는 피드백 시스템으로, 출력 신호의 위상을 입력 신호의 위상에 고정하게 되면 출력 주파수는 입력 신호의 주파수 고정되게 된다.9-1) 위상 고정(Phase Locking)입력과 출력의 위상차이, 즉 위상 검출기의 출력이 일정하게 고정된 상태를 말한다. 이는 입출력 주파수가 같아졌음을 의미한다.

공학/기술| 2020.09.05| 9페이지| 1,500원| 조회(217)

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