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나노기술연구협의회 나노현미경학 시험 요약 (반도체 분석법)

- 전자총 (12p)1. SEM(주사전자현미경)의 영상형성 원리(SEM 배율)> 대물렌즈의 세기와 무관함, 스캔 코일의 동작 범위에 따라 - 투과전자현미경: 말그대로 시편에 투과 → 결정결함, 회절, 원자의 배율까지 관찰가능- 주사전자현미경: 말그대로 시편에 주사에서 모니터에 확대된 모습을 관찰 가능 → 흑백 이미지만 관찰 가능하며 시료의 표면구조를 관찰- 일반 광학 현미경: 광원으로부터 나오는 빛을 집속 렌즈가 빛을 모아서 시료에 조사하면 대물렌즈에서 일차확대상을 만든 후 대안렌즈에서 최종 배율(확대된 상)을 결정- 모니터의 특정 화소에 대응하는 시편의 위치에 전자 빔을 조사하고 방출되는 신호를 수집해 밝기를 표시 (흑백)- 전자 빔이 이동해 과정을 반복하며 일대일 대응관계를 통해 전체 화면 구성- 주사 과정을 거치는 순차적 영상기법 (한 화면 구성에 일정 시간이 소요)But TEM은 한 번에 화면을 구성함2. 2차 전자와 후방산란전자 신호 각각의 특성과 영상에 미치는 영향(정보량이 적은 신호)> 열/빛> 오제?- 2차 전자(SE)는 물질의 표면의 이미지를 형성하는 데 사용- 표면에서 5λ(MFP)까지 깊이에서 비탄성산란으로 인해 방출되는 전자- 50eV이하(2~5eV)의 전자로 에너지가 매우 작고, 표면 기울기에 높은 의존성(log scale)을 보이며, 원자 번호 의존도는 거의 없음- 검출기로 에너지 필터링이 가능> 300V를 인가해 수집하거나, -50V를 인가해 2차 전자의 이동 경로를 변경- 시료 표면에 대한 콘트라스트, 즉, 표면의 3차원적 구조 표현이 가능(TOPO) but 일부 후방산란전자 영향이 혼합됨- 후방 산란 전자의 경우 전자가 물질에 정면에 가까운 각도로 입사하게 되어 중력으로 포획되지 않고 물질 밖으로 방출됨- 깊은 곳에서 방출되므로 고에너지를 가지며 수집이 불가함(입사 전자 빔의 0.8배 수준)- 원자 번호와 비례하여 시료의 화학적 조성에 따른 콘트라스트를 제공함(COMPO)- 원자 번호가 높을수록 밝게 표시> 산란 영역이 적어 방출되는 신호량이 많음

기타| 2025.04.21| 13페이지| 2,000원| 조회(814)

반도체, 분석, 나노기술협의회, 나노기술교육과정, 나노현미경학

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2021 반도체공정1 중간&기말고사 보고서

REPORT 6반도체 공정 1과목명:담당교수:제출일:학번:이름:Damascene process에 대해 서술하시오.다마신 공정은 interconnection과 contact hole을 PVD Al로 증착 시 발생하는 void를 막기 위해 사용하는 공정기술이다. Void는 contact hole의 aspect ratio가 높을 때 발생한다. Single damascene process, copper dual damascene process 둘로 나눌 수 있으며 single damascene process인 tungsten plug process는 contact hole 부분을 W CVD로 증착하고 그 위에 Al 배선을 증착한다. Copper dual damascene process는 metal CMP process로 via층, line층을 형성하는 공정이다.Planarization에 대해 서술하시오.Planarization은 silicate glass 표면의 굴곡으로 photolithography 공정에서 초점으로 인한 해상도 문제를 해결하기 위해 사용되는 공정이다. 또한 단차가 있는 부분을 증착할 때 void가 발생하는 것을 막기 위함이기도 하다. USG, PSG, BPSG/CMP가 있고, 고온으로 reflow시켜 평탄화를 진행하는데 channel length가 짧은 소자인 경우 고온 공정으로 인해 확산이 일어날 수 있어, CMP를 사용한다.Passivation의 역할을 설명하고, SiO2 대비 Si3N4의 passivation layer의 장점을 서술하시오.기판을 mobile ion이나 particle과 같은 오염과 습기로 부터 보호하기위해 증착하는 layer이다. SiO2대비 Si3N4가 밀도가 높아 오염이 확산되는 속도가 느려 강한 장점이 있다.Equivalent oxide thickness (EOT)에 대해 서술하시오.Scaling down을 하면서 SiO2를 사용하면 SCE가 발생하는데 이를 막기 위해 high-k 물질로 대체한다. 이를 사용할 경우 S 있는 공식이다.EOT = th*(ks/kh) = th*(3.9/kh)Punch through에 대해 서술하시오.MOSFET에서 source와 drain의 junction에서 공핍층이 생성된다. Scaling down으로 channel length가 짧아지면 Vds가 높은 경우에서 이 영역들이 맞닿아 누설 전류가 발생하는 현상을 말한다.Channeling Effect에 대해 서술하시오.Single crystal Si는 방향에 따라 결합사이에 빈공간이 존재한다. Implantation을 할 때 각도가 빈공간과 유사하게 된다면 carrier가 작은 에너지로도 많은 거리를 이동할 수 있게 된다. 도핑 그래프를 보게 되면 정상적인 경우라면 가우시안 그래프를 따르지만 channeling effect가 있을 경우 tail이 발생하여 junction depth가 달라지게 된다. Ion beam의 입사각을 바꾸거나 screen SiO2 layer를 통해 해결할 수 있다.LDD process에 대해 서술하시오.Lightly doping drain으로 low energy, low current implantation process이다. 1μm이하의 MOSFET에서 breakdown과 hot electron effect를 방지한다. 먼저 저농도 implantation 후에 side wall를 만들고 고농도 implantation을 진행하여 LDD를 생성한다.Transistors의 scaling issue에 대해 서술하시오.Scaling down을 진행하면 집적도가 높아지고 성능이 향상되는 등의 장점이 존재하지만 hot carrier, Interface scattering, Punch through와 같은 SCE가 발생하게 된다.Blanket-field oxide process에 대해 서술하시오.초기에 PMOS를 생산할 때 PMOS간 발생하는 parasitic PMOS를 막기 위해 사용한 공정이다. PMOS사이에 channel이 형성되지 않도록 VFT >> VT를 가지는 두꺼운 f 대해 서술하시오.Al 배선을 증착하면 직접적인 Si-Al junction이 생기고 고온 공정으로 Si가 Al로 확산되면서 빈공간을 만든다. 이 빈공간에 Al이 침투하면서 발생하는 것으로 short를 유발한다. Si가 1wt%함유된 Al을 사용함으로써 Al이 침투하는 것을 막아 해결할 수 있다.RCA cleaning에 대해 서술하시오.웨이퍼 클리닝의 standard set으로, 유기물질, ionic contamination, thin oxide layer를 제거할 수 있다.Atomic Layer Deposition (ALD)에 대해 서술하시오.Monolayer의 thin film을 겹겹이 성장시키는 공정으로 한 주기동안 하나의 층만 증착한다. 따라서 공정 주기에 따라 두께 조절이 가능하고 이는 high-k 물질로 사용된다.Diffusion 공정과 Ion implantation 공정의 특징과 두 공정간의 차이점을 서술하시오.Diffusion 공정은 dopant가 농도가 높은 곳에서 낮은 곳으로 확산되는 성질을 이용한 것으로 고온을 이용하고 속도가 느리고 두께가 얇은 단점이 있다. Ion implantation은 ion beam injection을 통해 doping하는 공정이다. 농도와 깊이를 조절할 수 있고 직선으로만 도핑 되지만 확산 공정 같은 경우 모든 방향으로 도핑되어 제어가 불가하다.Moore’s law에 대해 서술하시오.무어의 법칙은 매 18개월마다 집적도가 2배가 된다는 법칙이다. 각 사이즈를 70%로 감소시키면 집적도는 2배가 된다. 이를 통해 성능향상과 수율을 늘려 경제적으로 이득이 있다.Packaging 공정에대해 서술하시오.소자의 전기적 절연을 위한 공정으로 플라스틱과 세라믹을 이용한다. 오염을 방지하고 내구성을 향상시킨디ㅏSelf-aligned silicide (SALICIDE) process에 대해 서술하시오.Poly-Si를 이용하여 gate와 local 배선 증착에 사용되고 이는 낮은 저항값을 가져 속도 향상을 가져온다. 따라서 전력소비를 간단한 공정 과정을 가지고 있고 Si 소모가 적은 장점이 있다.EDS에 대해 서술하시오.EDS는 웨이퍼 위의 모든 칩의 기능 및 상태를 확인하는 공정이다. 전기적, 온도 등을 통해 테스트하여 die의 양품, 불량품을 결정하고 수리 가능한 것을 수리한다. 그 후 잉크로 표시하며 공정문제, 설계문제에 피드백을 주어 수율을 높인다.Electromigration (EM), stress migration (SM)에 대해 각각 서술하시오.EM은 금속배선에서 grain boundary의 두께 차이로 인해 전류가 흐를 때 open, short되는 현상을 말한다. 무거운 원자를 추가하거나, 배선 두께를 균일하게 하여 해결할 수 있다.SM은 공정 중 반복되는 온도변화로 인해 grain boundary에 따라 Al가 이동하는 현상으로 무거운 원자인 W, TiW를 배선위세 적층시켜 막을 수 있다.CMOS 공정에서 Deposition 활용 방안에 대해 서술하시오.구조적으로 3D구조를 가지는 소자를 개발할 수 있다.Technology node에 대해 서술하시오.반도체 공정 기술, 사용된 설계의 rule으로 half pitch이며, Technology node의 수가 작을수록 크기가 작고 트랜지스터의 크기가 작아진다. 따라서 속도가 빨라지고 소비전력이 작아진다.Integration chips (ICs)의 Parasitic Resistance에 대해 서술하시오.금속 배선에서 생성되며 회로의 크기가 작아지면 배선의 굵기가 감소해 기생저항이 발생한다. 이는 속도를 낮추고 열을 발생시켜 소비전력을 키우는 문제를 야기한다.Metal silicide에 대해 서술하시오.High-k gate dielectrics의 정의와 장단점에 대해 서술하시오.유전율은 외부에 인가된 자기장에 얼마나 반응하는지에 대한 정도를 나타낸 것이다. 높은 물질을 사용할수록 capacitance가 높아 작은 소자에 좋지만 Si와 band offset이 1eV가 넘지 않을 경우 누설전류가 발생한다. 또한 고온에서 공정이 가능해해 서술하시오.열 공정을 진행하면서 웨이퍼가 받는 열에너지의 총 열량이다. 이는 열공정의 시간과 온도로 결정된다.결정질 Si의 특징에 대해서 서술하시오.결정질 Si는 작은 구간의 단결정들이 모인 집합체로 전체적으로는 주기성과 규칙이 없다. 단결정에 비해 저항이 높아 전기적특성이 떨어지는 단점이 있다.Top-down 방식과 Bottom-up 방식에 대해 서술하시오Top down은 큰 것을 작게 가공하는 방식으로 나노미터 사이즈의 구조체를 형성한다. Bottom up은 원자 단위의 작은것을 쌓아 큰것으로 만드는 분자 나노 기술을 추구한다.Channel stop implant에 대해 서술하시오.Field region에 inversion층의 형성을 막는 것이며 Vft 높힌다.LOCOS의 Bird’s Beak에 대해 서술하시오.LOCOS 공정에서 Si를 산화하는 과정에 부피가 팽창하게 되는데 이를 Si3N4가 눌러 발생하는 것으로 새부리와 비슷하게 생겨 지어진 명칭이다. 이는 active region을 감소시키는 문제를 형성한다.BiCMOS IC에 대해 서술하시오.BJT, CMOS를 합친 소자이며, 저항이 감소하여 작은 RC delay를 가진다. 따라서 CMOS에 비해 빠른 스위칭 동작이 가능하며 주로 MPU에 사용된다. 소비전력이 크고 낮은 ㅈ전원전압에서 오작동을 일으키며 수율이 낮은 단점이 있다.DRAM, SRAM, Flash memory의 특징을 각각 서술하시오DRAM은 휘발성으로 refresh가 일어난다. 가격이 싸고 높은 집적도로 대용량에 널리 사용되고 1T-1C의 구조를 갖는다.SRAM은 refresh가 일어나지 않으며 4T-2R, 6T의 구조로 이루어져있으며 소비전력이 적도 처리속도가 빠르지만 집적도가 매우 낮다.Flash memory는 1T의 구조로 비휘발성 메모리이다. 전기적으로 정보의 자유로운 입출력이 가능하고 전력소모가 적은 장점이 있다. 하지만 속도가 느리고 기록횟수에 제한이 있는 단점이 있다.강의를 수강하면서 느낀점은?정말 좋은 강의 감사드리고 습니다.

학교| 2025.04.21| 7페이지| 1,500원| 조회(90)

광운대학교, 시험문제, 전자재료공학과, 반도체공정1

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Thin Film Transistor 전기적 분석 방법 논문 리뷰

Electrical Modeling of Thin-Film Transistors1. INTRODUCTION이 리뷰는 TFT electrical modeling에 대한 개요를 제공하고, square-law. 3-layer, comprehensive depletion-mode, discrete trap에 대한 모델이 고려된다.2. BACKGROUNDTFT 기초그림 2(a)는 equilibrium 상태로, 모든 전극에 0V의 bias가 걸린 상태이다. (b)의 경우는 depletion state로 – bias를 gate에 인가하여 채널층과 절연체 계면에 공핍층이 발생한다. (c)의 경우 + bias를 인가하여 채널층에 전자가 쌓여 채널을 형성한다. 이때 Vds를 0V에서 증가시키면 저항처럼 행동하며 전류가 linear하게 증가한다. 하지만 Vds가 증가함에 따라 드레인 쪽에 전하축적이 감소하고, Vds가 더욱 증가하면, 드레인 근처에 공핍이 발생한다. 드레인 영역이 fully하게 depletion되면 pinch off가 발생하게 되고, saturation된다.TFT도 MOSFET과 같이 e-mode와 d-mode로 동작을 하는데 e-mode의 경우, normally off 상태로 전력소모가 적고, 회로 동작에 이득이 있다. D-mode로 동작하는 소자의 경우, 능동 부하와, 로직 인버터에 사용되지만 그다지 의미는 없다.Ideal Square-Law Model OverviewTFT에서 전류는 VGS, VDS 두 전압에 의존하여 흐르게 된다. 이상적인 소자의 경우 전류는 아래의 식처럼 Ideal Square-Law model에 관한 식으로 구할 수 있다.ID= (WμCOX)/L [(VGS – VON)VDS – 2V2DS/2],(VDS < VDSAT)[2.1]채널이 pinch off되고, drain 전류가 saturation되면 아래의 식을 이용할 수 있다.IDSAT = (WμCOX)/2L (VGS – VON)2,(VDS ≧ VDSAT)[2.2]여기서 VTH가 VON로 ID 방정식은 다음과 같이 수정된다.ID = ZCOXμ/L (V’GS – VON – V’DS/2) V’DS = ZCOXμ/L (VGS – IDRS – VON – (VD – ID(RS + RD))/2 ⨯ (VD – ID(RS + RD)) [3.11]여기서 “ ’ ”표시는 최초 값을 의미하고, post pinch off 방정식은 다음과 같이 표현된다.ID = ZCOXμ2/L (V’GS – VON)2 = = ZCOXμ/2L (VGS – IDRS – VON)2[3.12]VDSAT = VGS – VON + IDRS로 pinch off 조건이 변경된다.[3.13]RS와 RD를 통합하면 effective terminal voltage 감소로 드레인 전류가 감소한다. 또한 식 3.13을 보게 되면 ideal square law model에 비해 VDSAT가 증가한 것을 확인할 수 있다.그림 3.4를 보면 직렬 저항의 효과를 확인할 수 있는데, RS = RD, RSERIES = RS + RD 조건에서 기생 직렬 저항이 커질수록 드레인 전류가 적게 흐르게 되다가 saturation에 도달하지 못한다. 그리고 전류의 증가 기울기가 작아지고, 비선형적으로 증가한다.따라서 기생 직렬 저항은 무시할 수 없을 정도로 중요하고, wide band gap, 무기 산화 TFT의 동작에 영향을 준다.4. Conductive Channel Models높은 캐리어 농도를 갖는 채널을 설명하기 위해서는 Ideal square law model보다 3 layer and comprehensive depletion-mode models를 이용하는데, 3 layer model은 gate-induced channel current와 병렬로 2개의 추가 conduction path로 간단히 모델링을 할 수 있다. 하지만 단순성으로 인해 한계가 있어, comprehensive depletion-mode model을 통해 해결한다.3-Layer Model Overview그림 4.1은 3-layer model로 ewTrap이 특정 에너지 범위에 분포할 확률이 더 높지만 수학적 분석을 단순화하고, TFT 성능에 대한 trap의 효과 분석을 위해 discrere trap model을 이용한다. Discrete trap은 conduction band 전자만 상호작용한다고 가정하고, 이온화 에너지(ET), 포획 단면적(σn), 밀도(NT)로 특정되어진다. 평균 conduction band velocity(ῡ)와 capture corss-section이 일정하다고 가정하면, conduction band trapping rate [ῡσn (NT – nt) nc]는 empty trap density(NT – nt)와 CB에 존재하는 전자 밀도(nc)에 대한 함수이다. 반면에 trap state에서 CB로의 방출 rate [ῡσnntn1]는 페르미 준위(EF)가 ET와 같을 때 채워진 trap density(n1)와 CB electron density의 함수이고 다음과 같다.(Nc: CB state의 실제 밀도, kB: 볼츠만 상수)[5.1]Discrete trap model에서 Q=C⨯V 관계를 고려할 때 gate bias로 채널에 유도된 total charge가 CB와 trap state에 모두 분포한다.q (△nc + △nt) = q [(nc + nt) – (nco + nto)] = CG/h [VGS – V(y)][5.2]여기서 nco, nto는 초기값으로 자유 전도대 전자, 트랩 전자의 zero bias 밀도이다. 이를 재배열하면Q (nc + nt) = CG/h [VGS – V(y) – VON][5.3]이고, VON 식을 이용하여 다음 식으로 정리된다.VON = - qh/CG (nco + nto)[5.4]Steady state assumption과 식 5.2를 이용하면 채널을 따른 전압으로 풀고 통합하여, 드레인 전류를 결정할 수 있다. 표 5.1은 TFT discrete trap model을 요약한 것이다.Simulation Result: Subthreshold Curreof Trap Density and Energy Depth그림 5.9는 trap energy ET가 IV 특성에 미치는 영향을 보여준다. ET가 EC와 EF사이에 존재할 때, trap이 깊을수록 ID가 감소하고, ET가 EF아래에 존재할때는 영향이 미미하다. 이는 트랩 재방출 속도가 감소하기 때문이다.그림 5.10은 trap density, 다양한 NT 값과 CB minimum보다 0.15eV 낮은 trap depth에 대한 IV curve를 보여준다. NT가 증가하면 nt가 증가하여 자유전자농도가 감소하고 ID도 감소한다. 또한 pre-pinch-off 영역에서 ID곡선의 기울기가 감소하는 것으로 해석된다. 따라서 trap density가 증가함에 따라 average channel mobility가 저하됨을 나타낸다.5. Moblilty지금까지 TFT의 channel mobility는 상수로 취급되었는데, mobility가 일정하지 않은 이유는 여러가지가 있다. (interface roughness scattering, velocity saturation, and electron trapping 등등) 대신 VDS와 VGS에 따라 달라질 수 있으며, 이상적으로는 VGS와 무관하지만 실제로는 threshold 위에서 증가한 다음 VGS가 증가함에 따라 saturation되거나 감소한다.Effective and Field-Effect Mobilities전압에 대한 channel mobility 의존성은 여러가지 다른 종류의 moblilty를 정의하게 되는데, 이는 측정된 데이터로부터 추출하는 방법에 따라 구별된다. 가장 흔히 사용되는 것은 effective mobility, μEFF, field-effect mobility, μFE이다. Effective mobility는 linear region에서 측정된 drain conductance, gd에서 추출된다. 그림 6.1은 특정 VGS에 대한 IV curve로 linear region에서 VDS에 대해 정의된다재하는 carrier의 actual mobility를 나타내는 mobility degradation은 interface roughness scattering이 있다. 이 메커니즘은 높은 gate-source voltage가 carrier를 거친 insulator/semiconductor interface로 당길 때 발생한다. scattering으로 인해 고르지 않은 표면에 상호작용하여 speed와 mobility를 낮추기 때문이다.Mobility Degradation due to a Discrete Trap여기서는 trap이 apparent average과 incremental mobility에 미치는 영향을 살펴본다.Mobility는 discrete trap model을 이용해 시뮬레이션한 IV curve에서 추출하고, 그림 6.5에 trap density NT의 함수인 μINC − (VGS − VON) 곡선이 나타나있다. 1⨯1016 cm-3의 NT의 경우 bulk mobility에 대한 ideal step-function transition에 가까움을 알 수 있고, NT가 증가함에 따라 plot의 transition이 완만하다. 대부분의 gate volatge induced election이 trap되는 VTRAP은 “*”로 표시된다.그림 6.6에 표시된 plot에서 transition의 급격함은 shallow trap보다 deep trap에서 더 가파른 것을 알 수 있다. Deep trap이 채워지면 fermi level이 EC에서 비교적 멀어지면서 채워진 CB state가 거의 없게 되며 μINC가 작아진다. 그러나 trap이 완전히 채워지면 fermi level이 EC쪽으로 갑자기 상승하여 μINC도 동시에 갑자기 증가한다. 이와 대조적으로 shallow trap의 경우 fermi level이 EC에 훨씬 가까워 CB가 채워지는 것에 대한 μINC의 변동이 덜하다.그림 6.7은 NT의 함수로 시뮬레이션된 μINC, μAVG에 대한 plot을 보여준다4808

공학/기술| 2025.03.15| 15페이지| 2,500원| 조회(83)

반도체, TFT, 소자, characteristic

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Silicon on insulator

Silicon on insulator (SOI)1. Introduction공정 기술이 발전함에 따라 반도체 소자는 scaling down이 일어나게 되었고, 100nm이하로 줄어들면서 MOSFET의 집적도 향상에 따른 소자 제작 공정 및 동작 특성에 문제점이 심각하게 대두되었다. 특히 width가 원자의 크기와 점점 가까워지면서 생기는 양자역학적 현상들이 발생하였고 대표적으로 Tunneling이 발생하였다. MOSFET의 경우 Gate Voltage를 인가하지 않아도 Leakage Current가 발생하게 되어 효율이 급격하게 떨어져 저전력이라는 가장 큰 장점을 잃어버리게 된다. 또 다른 문제점 중의 하나로는 Capacitance로 인해 디지털 집적회로에서의 동작속도 한계와 큰 전력소비이다. 이를 극복하기 위해 새로운 소자 기술이 필요하게 되었고, silicon on insulator(SOI)를 통해 MOSFET은 물리적 한계를 극복하고, carrier mobility를 향상시킬 수 있었다.SOI 소자의 경우 source/drain과 substrate간의 junction이 없으므로 junction capacitance가 크게 주는 것을 알 수 있고, 아울러 소자의 크기를 축소할 수 있어 추가로 capacitance를 낮추고 작동전압도 낮출 수가 있다. 이 밖에도 channel length 축소에 따른 aspect ratio의 감소로 인해 일이나는 short-channel effect를 제거하기 위해서는 channel length 축소 시 비례하게 source, drain의 junction depth를 줄여 aspect ratio가 감소하지 않도록 하는 것이 중요한데, 이를 이루는데 SOI 구조는 매우 효과적이다. SOI의 경우 source, channel, drain으로 구성되는 소자영역이 BOX layer 위의 SOI layer에 구성되며, 이 layer의 두께를 조절함으로써 aspect ratio를 적당하게 맞출 수가 있기 때문이다. 제조공정과 관련해서도 온을 2*1018/cm2 정도의 dose로써 ion을 주입시켜 annealing하면 silicon 표면에서 0.3~0.5μm정도 되는 곳에서 약 400nm 두께의 BOX가 만들어진다. Oxide layer 두께를 크게 하기 위해서는 ion dose가 증가해야 하고, 이는 beam current가 증가해야 하는데, Beam current가 낮으면 ion injection time이 너무 많이 걸린다. 초기 oxide layer 위의 silicon은 edge dislocation, oxide precipitation, polysilicon 등이 섞여 있었기 때문에, 소자를 제작하기엔 부적합하여 epitaxy layer를 그 위에 다시 만들어서 사용하였다.200KeV정도까지는 가속 가능한 100mA beam current를 갖는 ion injector가 Eaton사에 의해 1985년 출시되면서부터 실질적인 실용화가 이루어졌다고 볼 수 있다. RTA에 의해 1400℃ 영역에서 짧은 시간동안 annealing를 함으로써 Si/SiO2 경계가 뚜렷해져 양질의 SIMOX wafer가 상용화될 수 있었다.SIMOX는 다른 SOI 기술에 비하여 etching, deposition없이 일반적인 공정들을 사용하므로 공정자체의 정확성과 투명성이 보장되는 장점을 갖고 있다. 뿐만 아니라 저전압 제어회로와 고전압 소자들이 같이 집적되어야 하는 전력용 접적회로나 통신회로 및 넓은 온도 대역에서 높은 신뢰도를 갖고 동작할 수 있는 고속, 저전력을 요구하는 군용 전자시스템의 소자를 제작할 때 즐겨 사용된다. 그러나 high current ion injector가 필요하고 생성된 BOX의 두께를 크게 할 수 없어(≤0.5um) 고전압이 인가될 때 절연파괴가 발생될 수 있다. 또한 얇은 산화막으로 인해 parasitic capacitance가 두꺼운 산화막을 가진 다른 SOI 공정에서 만들어진 것보다 증가한다.SIMOS를 발전단계 입장에 살펴보면 high-dose-SIMOX, low-dose-d back surface potential은 상호 연관을 가진다. Interface coupling은 한 channel의 전기적 특성이 반대쪽 gate에 적용된 bias에 따라 달라지는 것을 말하며, front gate measurement는 BOX 및 BOX/Bulk Si interface로부터 기여될 수 있고, back gate bias에 크게 의존한다. FD SOI-MOSFET에는 양쪽 VG에 의해 제어되는 완전히 새로운 ID(VG1) 관계를 가지는 특성이 있다. (b)에서 보면Threshold voltage는 back channel에서 각각 대응하는 두 개의 plateaus 사이에서 VG2가 증가할수록 선형적으로 감소하여 누적되고 반전되는 것을 알 수 있다. 또한 Coupling factor는 gate oxide와 BOX 사이의 두께 비율과 거의 동일한 것을 알 수 있다.(c)를 보면 Threshold slope은 front and back interface trap이 반영되는데 이는 back interface에서의 depletion에 대한 최대값이다. Trap density가 낮고 BOX가 gate oxide 및 silicon film보다 훨씬 두꺼운 경우 상온에서 60mV/decade에 근접한다.(d)에서 보이듯 Transconductance는 back channel이 활성화될 때 plateaus를 나타내고 mobility, series resistance는 back gate bias에 따라 달라진다. 하지만 반대쪽 interface에 누적될 때 mobility 저하를 일으킬 만큼 큰 vertical field와 source/drain extension이 depletion되어 access resistance가 증가할 수 있다. FD MOSFET의 defect coupling은 한 interface에서 흐르는 carrier가 반대 interface에서 defect의 존재에 의해 영향을 받는 것을 말하며, 특히, back interface나 BOX 내te capacitance는 drain과 substrate 사이의 capacitance, drain과 field oxide 아래 channel stop implant 사이의 capacitance 2가지로 구성된다.이러한 capacitance는 도핑 농도에 따라 증가하는데, SOI device는 substrate로 연장되는 depletion region을 제거함으로써 junction capacitance를 감소한다. Buried Oxide (BOX), sapphire BOX의 두께가 더 크기 때문에 Source/drain capacitance의 값은 훨씬 적은 BOX layer capacitance에 의해 결정된다. 이러한 parasitic capacitance의 감소는 속도의 증가 같은 추가적인 이점을 준다.Figure 12. Parasitic junction capacitancesFigure 12에서 bulk device의 junction/substrate, junction/channel stop과 SOI device의 BOX를 가로지르는 junction/substrate를 보며 parasitic capacitance를 비교해 볼 수 있다.5.2 SCE and Sub-threshold slopeShort channel transistor에서 channel은 더 이상 gate로 제어되지 않고, gate와 drain 모두의 영향을 받으며 potential barrier는 electric field에 의해 제어된다. Drain voltage가 증가할수록 drain에 의한 depletion region은 channel로 더 확장되고, inversion layer of charge 형성에 필요한 gate voltage를 감소시켜 threshold voltage의 감소로 이어진다. Threshold voltage의 감소는 off state leakage current를 증가시킨다. Short channel effect는 매우 짧은 channel device의 lengtviceFigure 16. ID-VD displaying kink effect by varying VGS in steps of 0.1V form 0.3V to 0.9V, VTH=0.268VKink effect는 PD SOIMOS device의 impact ionization과 parasitic BJT 효과에 의해 발생하며, standby leakage current를 증가시키고 Ion/Ioff ratio를 감소시킨다. Drain voltage가 큰 경우 figure 15과 같이 drain 부근의 높은 전계 영역 내에서 에너지가 높은 이동전자에 의한 충격 이온화는 EHP를 많이 발생시킨다. 전자는 NMOS device의 positive drain 쪽으로 이동하고 hole은 negative floating body를 향해 움직이며 source 근처의 BOX 경계에 축적된다. 따라서 local body potential이 증가하고 local threshold가 감소하여 drain current의 상승을 유발하며, BJT β를 통해 parasitic BJT에 주입된 hole은 MOS drain current로 관찰되는 collector current의 급격한 상승을 유발한다. Hole의 누적과 관련 전위가 어느 정도 도달하면 source/body diode가 켜지며. drain 근처에서 발생하는 injection current는 다음과 같다.Iholes,gen = Iso(exp(qVBS/(nkT))-1)여기서 ISO는 saturation current source body diode이고, VBS는 floating body의 전위이고, n은 ideality factor이다. 방정식에 따르면 온도가 증가함에 따라 kink current가 감소한다는 것이 명백하다. FDSOI의 경우 source와 body 사이에 유의한 potential barrier가 없기 때문에 hole은 body potential을 높이지 않고 source에서 쉽게 recombination할 수 있다2

공학/기술| 2022.09.11| 16페이지| 1,000원| 조회(188)

광운대학교, 과제, 반도체공정2

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The Challenges of Mass-Production Technology Using EUV

The Challenges of Mass-Production Technology Using EUV1. Introduction반도체 산업은 1960년대부터 Clever circuit architecture, feature-down scaling, high yielding larger di를 통해 무어의 법칙을 충족하는 발전을 이루어 왔다. 이러한 집적도 향상을 위해서는 Photolithography에서 더 높은 NA를 가진 렌즈와 더 작은 파장의 source를 사진 exposure tools가 필요하다. 주로 파장을 감소시켜 scaling down을 이루어 왔지만 193nm까지만 감소시킬 수 있었다. 지난 20년까지는 193nm의 파장을 유지하며 immersion, double exposure patterning과 같은 기술을 발전시키며 무어의 법칙을 지킬 수 있었다. 80년대 후반부터 193nm 이하의 파장을 사용하는 기술이 필요함을 느끼고 13.5nm의 파장에서 작동하는 EUV를 EUV LLC로부터 개발하기 시작했다. 실행 가능한 정도로 웨이퍼를 빠르게 노출시키는 데 필요한 수백 와트의 전원 공급원에 대한 기술부족으로 상용화에 제한되었고, 이를 해결하기 위해 여러 반도체 제조업체들은 필요한 라인과 공간을 만들기 위해 interlaced patterns을 사용하였다. 이러한 해결방안은 wafer제작에 효과적이지만 복잡한 제조공정에서 여러 층을 다중 노출해야 했기 때문에 제조 비용이 지속적으로 증가하는 문제가 있었다. 2018년에 100W 이상을 전달할 수 있는 EUV Source가 도입되었지만, 이는 pattern fidelity와 uniformity를 유지하면서 생산량을 충족하기 위해서는 Resist의 감도가 문제될 정도의 전력이다. DUV 공정의 기술을 극한으로 발전시켜 7nm node pattering을 이용하고 있지만 더 작은 pattering을 위해서라면 EUV의 상용화는 필수적이다. 현재 상용화가 진행되고 있지만 집적도 향상의 위해 아직까지는 sou (a) Emission of different sources based on Sn, Xe, and Li at the EUV spectral region and calculated near normal incidence reflectivity of a 11mirror systemin the same area[3].현재 최선의 물질은 Sn으로 보이며 위와 같은 문제가 있는 상황에서 feature size를 줄이기 위해서는 NA를 높이는 방법이 가장 확실하다. 어떤 광원이든 Abbe’s diffraction limit를 벗어날 수 없고 이에 따르면 해상도는 광원의 파장에 반비례하고, NA에 비례한다. 따라서 NA를 늘릴 수밖에 없는데 단일 patterning만으로는 한계가 있어 다중 pattering을 통해 해결이 가능할 것으로 보인다.3. PatterningPatterning 과정에서 짧은 파장을 이용하고 파장이 wafer로 유도되는 과정이 매우 복잡하기 때문에 error가 많이 발생한다. 그중 가장 제어하기 어려운 stochastic error가 큰 문제이다. EUV source의 photon이 코팅된 resist와 물리화학적으로 상호작용할 때 발생한다. 높은 에너지를 가진 photon(~92eV)이 resist의 분자와 부딪히며 화학적으로 반응할 수도 있고 아래 그림처럼 표면에 의해 다른 각도로 산란될 수 있다. 가장 예측하기 어려운 문제는 고에너지 photon이 resist나 substrate에 흡수되면서 랜덤하게 생성되는 secondary electron이다. 이는 예측이 불가능하고 출발한 지점을 알고 있다면 반경이 어디쯤 위치하는지 정도만 추정이 가능하다. DUV에서는 patterning된 구조물의 feature size가 아무 작지 않았고 photon energy도 비교적 적어 공정에 있어 위험요소가 되지 못했다. 그러나 EUV의 Photon은 DUV의 약 14배 정도 높은 에너지를 가지고 있어 error의 범위가 늘어나고 shot noise도 크다.당한다.Pellicle을 사용하게 되면 빛이 흡수되어 생산속도는 떨어질 수 있지만 error 발생이 줄어들고 mask 세척의 주기가 줄어들어 수율 상승과 세척 비용 절감의 효과를 얻을 수 있다. 또한 수십 억의 EUV mask 수명이 1~2회에서 크게 늘어나 생산 단가를 줄일 수 있다. 하지만 pellicle을 이용하기 위해서는 상당히 필요 요건이 까다롭다. Photon이 pellicle을 2번 통과하기 때문에 실질적인 투과도는 제곱한 것과 같다고 볼 수 있고, 90%의 투과도를 가진 pellicle을 사용한다면 81%의 투과도를 얻을 수 있다. 또한 photon이 pellicle을 통과하면서 순간적으로 600~1200℃까지 가열되고 실온으로 냉각되는 열충격이 반복적으로 일어나면서 thin film의 주름 생성, 피로 파괴가 일어날 가능성이 높다. 따라서 열적 특성이 좋아야 하며, pump down으로 발생하는 압력 차, 고속 이송 등으로 발생하는 기계적인 충격 또한 감수할 수 있어야한다. 그리고 수소에서 진행되기 때문에 수소 반응성 또한 낮아야 한다. 이렇게 전송, 전력 성능, defect 등 다양한 사양을 충족해야 하며 수명도 중요하다. 최근 ASML의 pellicle이 88%의 투과율로 프로세스의 속도가 느려지고 스캐너 처리량이 11~20%로 감소하는 문제가 있었다. 따라서 chip 제조업체에서는 pellicle없이 EUV Lithography를 이용하거나 일부 chip에 한해서 pellicle을 사용할 수 있다. INTEL은 사양이 충족될 때까지 기다리는 것을 선택했고, 삼성전자와 TSMC는 pellicle없이 EUV를 사용하고 있다. 이렇듯 아직 pellicle 도입까지 도전과제가 남아있다.Table 1. Pellicle 현황 / 산업자료, 메리츠종금증권 리서치센터이와 별개로 최근 patterning error로 인한 수율 저하 문제를 검출하는 Fractilia의 FAME이 개선되었다. FAME은 SEM 모델리와 데이터 분석 접근법을 사용해 SEM 이된 산의 분자에 의해 촉진된다. 하지만 EUV와 같은 방사선이 사용될 때 이러한 선택적 흡수성을 기대할 수 없다. 또한 CAR은 이 파장에서 투명하여 감도가 감소하는 문제가 있다. Secondary electron을 발생시키는 stochastic error가 더 빈번하게 발생할 수도 있다. DUV에서는 물리적 width가 작지 않았고, source energy도 약했기 때문에 영향이 없었다. 그러나 EUV에서는 DUV에 비해 photon의 energy도 14배이상 증폭되었고, 좁은 집광 면적, 높아진 조도로 인해 error 발생에 매우 위협적인데 NA가 높아지는 차세대 공정에서는 랜덤에 가까운 error를 유발할 것이다. 추가적으로 pattern의 사이즈가 작아질수록 etching에서 취약해진다. 이를 피하기 위해 Fluorinated PAGs, ESCAP Copolymers, ESCAP Terpolymers와 같이 분자 사슬에 변형을 가하고, EUV 광 흡수 원자를 가진 증감제 개발, acid amplifier 추가, PMMA resist 등 많은 연구가 이루어졌다. 여기서 더 나아가 spin-on metal oxide, Zn, Sn, Pd 같은 금속을 포함한 금속-유기의 하이브리드 소재나 무기질 기반의 resist에 관심이 많아지고 있다. 이들의 물리적 patterning의 한계는 13~15nm로 평가되며, 한계를 낮추기 위해서는 금속 나노 입자의 크기를 줄이는 동시에 그것을 둘러싼 유기물 리간드 분자 구조도 개선해야 한다. 문제는 더 작게 만들수록 품질의 uniformity가 떨어지는데 EUV photon과의 광화학반응 중 형성되는 pattern의 정밀도가 떨어지게 된다. 결국 소재 차원에서 근본적인 개선이 이루어지지 않는다면 광원, 광학 기술과의 조합에서 부족할 것이다.이것만의 문제는 아니고 coating 공정에 있어서도 난이도가 상당해진다. Spin coating의 재료 낭비를 줄여야 하는데 이를 개선하기 위해 등장한 건식 공정은 두께 균일도, 생산 보인다. ASML이 10년간 암흑기를 겪었던 것처럼 death valley를 지지할 수 있는 투자가 필요하다. 특히 삼성의 경우 GOS에서부터 파운드리 수율, 성능까지 많은 문제가 있는데 이에 대한 대응이 부족한 것으로 보이며 단기적으로 기술적 해결이 있어야 하며 중장기적으로 기술 연구가 필요하다.1nm이하의 공정에서 BEUV로 전환되고 그 다음으로 XRL로 발전하면서 기술적 벽은 높아지겠지만 넘지 못할 수준은 아닐 것으로 생각된다. 그 다음 EBL까지 새로운 개념의 공정이 필요할 것이다. 향후 기술까지 지속적인 관심을 가지고 모니터링을 해야함은 잊지 말아야한다.7. Reference[1] Lithography for enabling advances in integrated circuits and devices, C. Michael Garner, 28 August 2012, The Royal Society[2] Current challenges and opportunities for EUV lithography, Harry J. Levinson; Timothy A. Brunner, 24 October 2018, Volume 10809, International Conference on Extreme Ultraviolet Lithography 2018[3] High Sensitivity Resists for EUV Lithography: A Review of Material Design Strategies and Performance Results, Theodore Manouras; Panagiotis Argitis, 14 August 2020, Nanomaterials 2020 10(8) 1593[4] Nanolithography: Status and Challenges, Rashed Md. Murad Hasan; Xichun Luo; 26 October 2017, IEEE[5] INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMSring

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광운대학교, 과제, 반도체공정2

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