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반도체 패키지 공정 면접 대비

반도체 패키지 하는 이유-소자의 기계적 보호, 전기적 연결, 기계적 연결, 열 방출-Si는 쉽게 깨질 수 있으며 기계적, 화학적 충격에 약함-전류가 흐르면 저항이 생기고 열 발생->120도 이상 되면 Tr 작동 X반도체 패키지 개발 트렌드-열 방출 증가 (열 전도도 좋은 재료 사용, metal 배선 많으면 방출 유리)-high speed (20 Gbps 소자에 적용되는 패키지 기술이 2 Gbps 속도만 대응 -> 2 Gbps로 시스템 인식)-소형화 (웨어러블, 모바일 등으로 다양한 적용 위해)-신뢰성 (점점 다양한 환경에서 사용)-환경: data center에 사용되는 에너지의 40%는 열 cooling. Pkg 기술로 이를 줄일 수 있음패키지 기술 변화-반도체 패키지는 웨이퍼에서 잘라낸 칩을 단품화하여 PCB기판에 실장하는 역할. PCB 기판과 웨이퍼의 node 차이를 보상해 주는 역할 수행.-1970년데에는 그 차이가 크지 않아 DIP, ZIP 기술로 기판에 lead를 삽입실장하는 through hole 기술 사용-하지만 점점 차이가 벌어져 TSOP(thin small out line pkg)와 같은 표면실장 기술 사용-이후 솔더볼로 실장하는 BGA, 플립칩, 팬아웃, WLCSP, TSV 같은 기술이 개발되며 웨이퍼와 기판의 차이 보상패키지 분류-컨벤셔널 패키지, 웨이퍼 레벨 패키지.-컨벤셔널 패키지는 웨이퍼를 칩 단위로 잘라서 그 칩들에 대해 패키지 공정을 진행하는 패키지.-WLP는 pkg 공정 일부 또는 전체가 웨이퍼 레벨로 진행되고 나중에 단품으로 잘라지는 패키지컨벤셔널 패키지-칩을 둘러싼 재료에 따라 세라믹 패키지와 plastic 패키지로 나뉨-plastic pkg(EMC같은 재료)는 기판 종류에 따라 lead frame type 패키지, substrate type 패키지로 나뉨WLP: RDL, flip chip, tsv는 일부만 wafer, 마무리는 conventional 공정-RDL: 칩 위에 외부로 전기적으로 연결되는 PAD를 웨이퍼 레벨 공정 없고 전기 인출 경로가 짧기 때문. WB는 캐필러리 특성상 금속 패드가 가장자리, 센터에만 위치-FCOB: 솔더 범프가 형성된 flip chip을 바로 pcb에 실장. FCIP: flip chip을 substrate에 붙여 패키지화하고 이것을 다시 솔더볼을 통해 pcb 보드에 실장.-FCOB도 WLCSP처럼 바로 PCB 보드에 실장 가능하지만, 솔더의 크기가 다름. FCOB의 경우 솔더 범프이고, 플립 칩의 크기가 작아 솔더 joint 신뢰성 확보 어려움. 따라서 underfill재료를 bump 사이에 채워넣어 bump에 인가되는 stress 분산. 그러나 underfill 사용 시 rework 어려움-WLCSP로 PCB 기판에 실장 후 테스트로 불량 판정 시 솔더볼을 녹여 불량인 WLCSP를 떼어내고, 양품인 WLCSP를 다시 실장해 주는 rework 가능. 그러나 FCOB는 불량일 경우 전체 PCB 버림. 즉, 불량 가능성이 있으면 패키지로 만들어 실장하는 FCIP 선호. FCIP는 underfill 없이 솔더볼로 PCB에 실장되기에 rework 가능적층 pkg-위의 패키지 종류에 다 적용 가능패키지를 적층해 하나의 패키지 만드는 pkg stack칩들을 한 패키지 내 적층해 wb 이용한 chip 적층 pkg같은 칩 적층이지만 내부 전기적 연결을 기존의 wire 접합 기술 사용하지 않고 tsv 이용한 칩 적층 패키지BGA(flip chip)보다 WB가 적층시 유리(BGA- interposer 필요)Pkg stack- Pkg 자체를 수직으로 적층해 만든 pkg장: 테스트가 완료된 pkg 적층하고, 적층 후에도 불량 패키지를 교체하는 rework이 쉬움단: chip stack 대비 pkg 크기 크고 신호 전달 경로가 김POP: 모바일 제품에 주로 사용, 모바일 제품의 경우 위의 패키지와 아래 패키지에 들어가는 칩 종류와 기능이 다름(위는 메모리 칩, 아래는 AP interposer로 연결). 따라서 적층 후 불량 발생 시 불량난 칩만 교체 가능CHIP STAC stitch bonding 형성-wire로는 금 사용. 연성과 내산성, 내식성이 좋고 전기전도도 높음FC: 칩 위에 bump를 만들어 sub과 전기/기계적 연결-chip과 sub사이 열팽창 계수 차에 의한 스트레스를 범프만으로는 x->반드시 bump 사이 채우는 underfill 수행-본딩 적용 공법에 따라 MR(mass reflow), 열압착(TC), 초음파 미세용접으로 나눔-MR: chip과 sub 사이 높은 온도를 만들어 접합부의 solder가 녹아서 붙게 만드는 공정. Solder bump가 모두 녹아서 칩과 sub 간격이 좁아지는 collapse, bump의 일부는 녹지 않아 간격 크게 좁아지지 않는 non-c 방식-TC: 솔더 범프와 패드를 본딩할 때 기계적 연결에 어떤 재료를 사용하느냐에 따라 ICA(isotropic conductive adhesive), ACA(anisotropic), NCA 등으로 분류 가능. ICA는 전도성 접착제, ACA는 전도성 입자가 있는 paste, NCA는 전기 안통하는 재료라 기계적 연결과 underfill 동시 진행, 범프 자체가 전기적 연결-초음파 미세용접: Au 스터드 범프를 초음파로 용접하듯이 범프와 패드 연결Underfill-post filling(flip chip bonding 이후 언더필 재료 채움), pre applied(플립칩 전 재료 적용-TC NCF-삼전)-post filling은 언더필 방식에 따라 캐필러리 언더필(CUF)와 MUF(molded)로 나눔. 캐필러리 언더필은 플립 칩 본딩 이후 캐필러리로 언더필 재료를 칩 옆면에 주사해 범프 사이 채움. MUF는 추가적인 언더필 공정 없이 몰딩 공정에서 EMC가 범프 사이 채워지며 언더필 기능도 하게됨. MR-MUF는 하닉Molding: WB나 FC 완료된 후 칩이 외부 충격으로부터 손상되지 않도록 함-열경화성 수지에 여러 무기 재료를 혼합한 EMC로 칩과 와이어를 감싸 보호-Transfer molding: 금형틀에 wire bonding된 기, flux 도포와 솔더볼 마운팅시 사용되는 스텐실이 웨이퍼 크기이며, reflow 장비도 대류 reflow방식이 아닌 웨이퍼 레벨의 reflow 장비 사용(공간 분할해 각 stage마다 다른 온도)Flip chip bump-범프를 형성하는 공정은 웨이퍼 레벨 공정으로 진행하지만, 후속 공정은 conven pkg로 진행-flip chip bump 형성->back grinding->wafer dicing->flip chip bonding/underfill->molding->marking->ball mounting->singulation-웨이퍼 도착->절연층 형성->sputtering으로 UBM용 금속 박막 형성->PR도포 뒤 패턴화 -> 전해도금으로 solder bump 만듬->도금을 완료하면 PR strip, 스퍼터링으로 형성한 UBM etching으로 제거->reflow로 구형으로 만듦-솔더로는 Sn-Ag합금 사용RDL: 칩 적층 등의 목적으로 패드에 재배선용 금속층을 만들어 새로운 패드를 형성시키는 공정. 마찬가지로 후속 공정은 conven pkg로 진행. RDL->BDDBMMSS-칩을 적층해야 하는 경우에는 ‘다이 어태치→ 와이어 본딩’을 적층해야 하는 칩의 수만큼 반복-웨이퍼가 패키지 라인에 입고->스퍼터링으로 금속 박막층->그리고 그 위에 두꺼운 PR도포->포토 공정으로 패턴을 만들고, 패턴으로 열린 부분에 전해도금으로 금(Au)을 도금하여 금속 배선을 형성-재배선 자체가 패드를 다시 만드는 공정이므로 와이어 본딩 시 접합성이 우수해야 한다. 때문에 와이어 본딩 재료인 Au와 같은 재료를 도금. Au 대신 Al도 사용 가능하지만 전해도금 공정으로는 불가. 배선 형성 이후 pr strip, etchingFan out WLCSP-wafer 모양의 carrier에 lamination tape 붙이고 그 위에 chip을 일정 간격으로 붙임. 이후 molding으로 칩 사이 공간 메꿔주고 carrier와 tape 떼어냄. Molding된 웨이퍼에 금속 배선을 loy42와 열 전도도가 우수한 구리 재질 사용. 금속판에서 리드프레임은 에칭 or 스탬핑 이용해 만듦. 에칭은 PR도포 후 etchant 노출시키고(미세한 LF 패턴) 스탬핑은 프레스에 금형을 장착해 만드는 공정-substrate: BGA패키지와 같은 sub type 패키지 내부의 칩과 외부의 PCB 기판을 전기적으로 연결. 아랫면에는 PCB기판에 실장되는 면으로 솔더볼 있음. 윗면에는 칩이 붙는 부분과 와이어가 연결될 본딩 영역 있음-접착제(adhesive): paste 타입의 액상이나 film 타입의 고상. 열 경화성 에폭시 계열 고분자. LF 또는 sub의 면에 칩을 접착시키거나, 칩 적층시 칩간 접착시 사용. 신뢰성 확보하기 위해 높은 접착력, 낮은 흡습률, 적당한 기계적 물성 등 요구. 또, 고온, 고압공정 시 재료의 흐름성, 젖음성이 높아야 하고, void를 막기위해 높은 계면접착력 필요->점도, 요변성, 경화 특성 최적화. 액상 접착제는 Epoxy, silicone 고상은 리드프레임에 사용된 LOC(lead on chip) tape, sub에 칩을 붙이거나 칩 적층시 사용하는 DAF(wafer 뒷면에 부착)-EMC: 칩 보호 및 열 방출도 잘 되어야 함. sub이나 chip등 다른 재료와 접하고 있으므로 그 재료들과 접착성 높아야 함. Filler(silica)와 epoxy resin(노볼락 등)의 구성비가 EMC의 기계적, 열적 특성에 영향. 필러가 많으면 열전도도 커지고, 열팽창계수 작아짐. 열팽창계수가 EMC>sub일 경우 온도 올라감에 따라 EMC가 더 많이 팽창해 crying모양, 반대면 smile 모양. Substrate의 열팽창계수는 Cu배선의 면적으로 조절 가능-solder: 솔더는 낮은 온도에서 녹는 금속으로, 여러 구조체에서 전기/기계적 연결하는 재료로 사용. PCB기판을 pkg와 연결하거나, 플립 칩에서는 칩과 sub을 연결. 최근 전기적 특성을 향상시켜 주기 위해 패키지와 PCB 기판의 pin 수를 늘림에 따라 솔더 볼은 점진행

면접준비| 2024.10.01| 17페이지| 3,500원| 조회(137)

TSP, HBM, AVP

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반도체 전공정 면접 대비 자료

반도체 생태계 설명 설계하는 fabless-설계 최적화 디자인 하우스- 생산 파운드리- 패키징 osat 그리고 IDM 반도체 정의 -도체 부도체 중간, 열과 불순물 가하면 전기 흐름. 도핑이 빛, 열보다 제어 쉬움(10^16~19) -N(최외각 전자 9개)/P, 메모리(데이터 저장), 비메모리(연산 수행) 에너지 밴드 -가까워지면 에너지 준위 중첩 -> 에너지 밴드 형성 -VB, CB, band gap, fermi level -도체 부도체 bandgap으로 설명 유전체 -유전율: 유전체 내부에서 전기장 세기 줄어든 비율, 유전상수: 진공 유전율 1로 봤을 때 상대적인 유전율 비(sio2 경우 3.9) -정의: 전기장 인가시 다른 극성 전하 생기는 물질 -활용: low k는 절연막, high k는 커패시터 공핍층 -정의: 캐리어가 반대편 확산과 결합하며 캐리어 소멸되는 영역 -drift전류(공간전하), diff 전류(캐리어 확산) 동일해지면 dep 크기 일정(평형) 다이오드 동작 원리 -forward bias -> carrier농도 증가 -> dep layer 감소 -> 전류 증가. -reverse bias, junction breakdown MOSCAP -정의: M,O,S순서로 적층한 구조. -원리: gate에 전압 인가 -> 유전체 분극 -> 캐리어 이동 -상태: acc(VLDD -punch through: Drain에서 확장된 공핍층이 Source의 공핍층과 겹침 ->HALO HKMG -필요성: 소자 미세화 SCE 억제하기 위해 oxide 두께 감소. 그러나 두께 너무 얇아지면 direct tunneling에 의한 누설전류 증가. 따라서 high k 물질 도입해 두꺼우면서 충분한 capacitance. 이때 Poly Si 사용하면 전자산란으로 mobility 감소 -Hfo2, Zro2 사용(열 안정성 우수). 최근 DDR5에 이용 FINFET -정의, multifinfet -단점: 복잡한 공정, fin 옆면과 윗면의 Vt가 달라 전류 특성 영향 가능. Gography or 가격 비싼 x-ray litho, E-beam litho(마스크 형성) EUV -필요성: 미세화된 mask 패턴 만들기 위해. 주로 gate 패터닝에 사용. 배선 등에서는 KrF, Arf아직도 사용 -만드는법: Sn 방울에 co2 laser(LPP). Mo/si multi-layer를 반사식 마스크-층마다 보강간섭 유도 -G line-I line- DUV: KrF-ArF(193)-EUV(13.5) -추가로 분해능 향상 기술: OPC(왜곡을 고려해 마스커 패턴 만듬), OAI(1차광도 웨이퍼에 도달), PSM, ARC(반사광 최소화 함으로 정상파 감소해 해상도 개선), LELE, SADP -펠리클 등에서 E loss 줄여야함. 패터닝 3가지 방법 -etch: 박막형성-포토-etch-pr제거 순서, lift-off: 포토-박막-pr제거 -lift off: NPR사용(현상시 역사다리꼴로 깔끔), 공정 수 적으나 NPR을 사용하므로 미세패턴 어려움 -다마신: 식각 잘 안되는 Cu같은 물질 패터닝시 사용. Sio2 etch 하고 ~ Etch- Poly Si etch(STI), dielectric etch(절연막, nand에서 contact etch), metal etch(metal 연결 hole, Al,W) -정의 -종류: 케미컬을 이용하는 ~, 플라즈마 ~ -Wet, Dry 비교: etch rate, etch selectivity, 생산성 좋지만 미세패턴 x Dry etch -종류: chemical etching(라디칼), physical etching(Ar이 전자충돌해 Ar+->bias에 의해 식각), RIE, protective ion enhanced etching -RIE issue: footing(si-sio2 계면 +전하 쌓임), bowing, micro grass, loading effect -parameter: 압력(고압에서 gas 밀도 증가해 충돌이 많아지므로 radical의 밀도가 이온보다 높아 chemical etch 우세함), 감소-> glow discharge 유지 x-> plasma 유지 x -damage 개선: 플라즈마 균일도 개선, blocking layer 삽입, PID 진단기술 발전 Sheath -정의: 벽이나 전극 근처 중성 깨진 상태. 전자가 속도 빨라 벽 먼저 도달해 소실-> 상대적으로 벽 근처에 양이온 존재해 전위차 생김. 어두운 이유: excitation-relaxation 반응 x. cathode에 양이온 밀집하므로 전압강하 더 큼 -역할: 전위차로 이온 가속해 이온의 방향성 식각 가능 and 음극과 충돌하며 2차전자 형성해 방전 유지 -sheath region: 전극(cathode, anode: 음극이 (-) 포텐셜 가지므로 크게 걸림), chamber Etch 잘 되었는지 평가 -profile: etching bias(구현하고자 하는 패턴과 실제패턴의 크기 차이 혹은 포토 후 CD와 etch 후 CD 차이), overetch(EPD장비), undercut -공정 지표: etch rate(플라즈마 종류, 온도), 선택도, uniformity(차 나누기 합, 원래는 non uniformity 의미하나 관습적으로 굳어짐) -overetch 잘 안되면 defect의 source 되며, 소자끼리 붙을 수 있음 CVD PVD 비교 -PVD: sputtering 혹은 evap의 방법으로 기화시켜 고체 막질 형성, 증착속도가 빠르나 막질의 uniformity 안좋음. 보통 metal 공정에서 금속막질 형성시 이용. -CVD: gas의 화학적 반응 이용. 반응 프로세스. PVD대비 속도가 느리고 고온공정 but 두께조절 쉽고 uniformity 우수. AP, LP, PE. 주로 절연막 형성 시 이용. -전해도금: Cu gap fill시 사용. 속도 빠름, 치밀하게 형성 가능 AP, LP, PE -AP: 상압, 속도 빠름, 불순물, step coverage 안좋음-oxide 형성 -LP: 저압, batch 가능, step coverage 우수 but 고온(도핑 전 사용), 면 친수성 접촉노광-근접노광(회절로 인한 해상도 한계)-투영노광(렌즈 추가, stepper, scanner) 액침노광 단점: PR일부가 물에 용해가능, 렌즈가 물에의해 오염, PR 표면에 물이 남아 defect 유발, 물이 빛 에너지 흡수할 가능성 ->물과 PR 상호작용 방지하는 코팅 추가(TARC) 물의 절대굴절율은 1.33, ArF 파장에서는 1.44 (파장에 따라 굴절율 다름) LELE: 두번째 패턴이 첫번째 패턴의 중간에 위치, Self-align: 측벽에 spacer를 활용. SAQP는 SADP 2번 반복. LELE는 포토 2번 따라서 cost 높지만 품질 높음. DRIE: SF6식각-CFx 증착 반복. Cryogenic에서는 PR 크랙 위험->hard bake 더 단단히 ICP: 플라즈마 밀도를 높여 ccp보다 저압에서도 플라즈마 형성해 식각 직진성 높일 수 있음 Sputtering: 박막 source에 AR+ 충돌시켜 분리된 원자 증착하는 방식 RF sputtering: 부도체 가능하지만 CVD 사용. 마그네트론: 자석 target에 붙여 전자 밀도 증가 DC sputtering: target은 음극(양이온 충돌하기 떄문), 웨이퍼는 양극에 올려놓아 플라즈마 형성해 증착. 도체. 부도체는 충돌 후 전자 방출 x 즉, cathode가 양이온으로 포화. Junction spike 방지: Si 1~2wt%첨가 or barrier metal 증착. 비저항 낮으면 RC delay 감소 Dual damascene: 배선 역할의 trench, 컨택 역할의 via 한번에 형성 건식 산화는 gate oxide, wet 은 locos. 산화 시 염소 넣으면 O2->H2O되어 속도 빨라짐 산화공정 수직로 사용: 장비 차지 면적 감소, uniformity 좋음 x, 오염물이 아래로 떨어지므로 오염이 적으며 청소하기 쉬움. 산화공정은 거의 안쓰이고 STI나 gate oxide에만 쓰임 CMP 압력 분포 균일하게 하기 위해 hard polishing-베어링 이용, soft체 물질의 경우 DC의 (-)전압에 Ar+가 잡혀 Ar 이온의 충돌을 방해해 부도체로는 사용 못함. Etch 공정산포 일정 Wafer edge 특별 관리 설비측면-> CCP shower head를 3zone에서 4zone으로 분배하거나 ESC 온도(plasma damage로 열 발생해 He로 냉각함) chip 별 제어. 혹은 설비의 process tunable part 이용. Inner coil outer coil 전류 조절해 edge E/R 조절 Wet etch (111) 밀도 높아 느림. 등방성 Si: 질산, 불산 이방성 Si: KOH, IPA. 산화는 (111)이 면밀도 높아 반응 확률이 높기에 빠름. Etch 중 가장 중요: uniformity. 수율과 연결되기 때문 but loading effect등 영향. 정확한 EPD 필요 Poly Si etch 주로 Cl2 gas를 사용. cl radical 형성해 PR과 반응해 passivation 형성 후 Sicl4 만들어 etch. Plasama 세기 조절하기 위해 inert 첨가 가능, O2 첨가해 E/R조절 가능 Dielectric etch Sio2나 Si3N4 etch. 절연체는 단단하기 때문 F base gas 이용. O2, H2 이용해 E/R 조절 가능 Metal etch Cl 등 이용 Alcl3 펌핑 잘됨. AlF3는 끓는점 높아 안됨 Plasma etch E/R, 등방도 F>Cl>Br Passivation은 순서 반대. B.P SiBR4>SiCl4>SiF4 끓는점 낮으면 반응 빠름. F 사용 시 H2 넣으면 HF 형성 해 F농도 감소시켜 E/R 감소. O2넣으면 CF4와 결합해 CO 형성 F/C ratio 증가해 E/R 증가.(너무 많이 넣으면 CFx 절대량 감소해 E/R감소). Ar, N2, He 등 넣어 gas를 희석시키거나 plasma를 유지 Etch back으로 스페이서 형성 가능(LDD, 멀티패터닝(하드마스크 양 옆 스페이서만 남기고 하드마스크 제거한 뒤 etch)) 인산 끓는점은 인산해

면접준비| 2024.10.01| 16페이지| 3,500원| 조회(141)

cvd, ETCH, ALD, 공정기술

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스미스의 화공열역학 핵심 정리 노트

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공학/기술| 2024.09.29| 48페이지| 3,000원| 조회(281)

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스미스 유기화학 주요 반응 정리

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공학/기술| 2024.09.29| 18페이지| 2,000원| 조회(143)

유기화학, 반응, 유기

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