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연산 증폭기 특성 [A+/PSpice/배경이론포함(교재카피)/예비레포트] 전자회로실험,이강윤

• 슬루율오늘날 많은 응용에서 연산 증폭기는 반드시 큰 과도 신호와 함께 작동해야 한다. 이러한 조건에서는 비선형 특성으로 인해 열린 루프 응답과 같은 소신호 특성만으로 속도를 제어하는 것이 어려워진다. 연산 증폭기를 이용한 비반전 증폭기에서 입력의 크기가 작을 때, 즉 소신호일 경우에는 [그림 22-6]과 같이 입력의 크기가 두 배 증가하면 출력의 기울기도 두 배로 증가된다. 반면 입력 신호의 크기가 클 때, 즉 대신호의 경우에는 [그림 22-7]과 같이 입력의 크기에 무관하게 출력이 초기에 선형적으로 정착하는 모양을 보인다. 이는 연산 증폭기 내부의 트랜지스터의 동작 영역이 포화 영역에서 벗어나면서 비선형적인 특성을 보이기 때문이다.• 출력 스윙연산 증폭기를 사용하는 대부분의 시스템은 다양한 신호 진폭을 수용하기 위해 큰 출력 전압 스윙이 필요하다. 하지만 최대 전압 스윙을 선택하면 소자 크기, 바이어스 전류 및 속도를 희생해야 하는 문제가 있으므로 설계 시 유의해야 한다.• 선형성일반적으로 열린 루프 연산 증폭기는 심각한 비선형성 문제를 안고 있다. 비선형성 문제를 해결하기 위해서 일반적으로 다음 두 가지 방법을 이용한다. 한 가지 방법은 짝수 차주 고조파를 억제하기 위해 완전 차동 구조를 이용하는 방법이고, 또 다른 방법은 충분히 큰 열린 루프 이득을 가지도록 설계하여 닫힌 루프 궤환 시스템이 적절한 선형성을 달성할 수 있도록 하는 방법이다.• 잡음 및 오프셋연산 증폭기의 입력 잡음 및 오프셋은 적절한 품질로 처리할 수 있는 최소 신호 레벨을 결정한다. 일반적인 연산 증폭기 토폴로지에서, 여러 가지 소자가 잡음과 오프셋에 기여하여 큰 크기 또는 바이어스 전류를 필요로 하게 된다.[그림 22-8] 연산 증폭기의 오프셋 전압의 개념을 보여준다.

공학/기술| 2021.07.06| 16페이지| 1,000원| 조회(298)

전자회로실험, pspice, 예비보고서, 전회실, 차동증폭기심화실험

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차동증폭기심화실험 [A+/PSpice/배경이론포함(교재카피)/예비레포트] 전자회로실험

실험 제목 : 차동 증폭기 심화 실험1. 실험 개요트랜지스터를 이용한 능동 부하의 경우 저항 부하에 비해서 공정에 대한 변화량이 적고, 정확한 저항을 위한 추가 비용이 들지 않는다는 장점이 있다. 이 실험에서는 능동 부하를 사용한 차동 증폭기를 구성하여, 전압 이득과 CMRR을 측정하고자 한다.2. 실험 기자재 및 부품• DC 파워 서플라이• 디지털멀티미터• 오실로스코프• 함수 발생기• 2n7000(NMOS)• 저항• FQP17P10(PMOS) (4개) ( 단, 모의실험에서는 FDC6322CP 사용)• 브레드보드3. 배경 이론-공통 모드 제거비(CMRR)[그림 21-1]과 같은 기본적인 차동 쌍 구조에서 공통 모드 전압 이득을 계산하기 위해 두 입력과 을 인가하고, 출력 신호를 계산한다. 이때 꼬리 전류원 I의 출력 저항 를 가정하고 계산한다.[그림 21-2] 공통 모드 전압 이득을 계산하기 위한 공통 모드 반회로이다. 이 소신호라는 가정 하에서, DC 전압원 는 0V로 붙이고 꼬리 전류원의 출력 저항은 반회로 양쪽에 2만큼의 저항으로 분배해주면 된다.반회로 각각에 대해서 전압 이득을 계산하면 다음과 같이 표현할 수 있다.출력을 단일 출력으로 보았을 경우에는, 공통 모드 제거비(CMRR)를 다음 식과 같이 계산할 수 있다.Rss가 무한이면 CMRR이 무한이 되지만, 실제 정전류원의 출력 저항 Rss는 무한이 딜 수 없으므로, CMRR이 될 수 없음을 알 수 있다.위 식에서 알 수 있는 것처럼 차동 쌍이 완전히 매칭되었다고 가정하면, CMRR은 무한이 될 수 있다.하지만 아래 식을 보면, 두개의 부하 저항 값에 불일치가 발생했을 경우, 차동출력으로 본다 하더라도 CMRR은 무한이 될 수 없다.CMRR을 최대로 만들기 위해서는 부하 저항 가 최대한 매칭되어야 한다.또한 다음 식과 같이 M1, M의 불 일치 또한 공통 모드 제거비(CMRR)에 영향을 주게 된다.트랜지스터 제작 시에 발생하는 W/L의 변화, 문턱 전압(의 변화 등으로 인해서 M1, M2의 값의 불일치에 M4가 포화 영역에 있을 경우의 출력 저항 가 부하의 역할을 수행한다. 단일 출력의 형태임에도, M3, M4를 전류 거울 형태로 연결함으로써 M1의 전류 , M2의 전류 의 차동 전류()가 출력에 전달된다[그림 21-4] 그림은 능동 부하가 있는 MOS 차동 쌍의 소신호 동작이다. 차동 입력 , 가 인가되었을 때, 이에 비례하는 전류 i가 출력쪽에서 합쳐져서 2i의 전류가 출력단에 전달됨으로써 전류의 낭비가 없는 회로가 된다.[그림 21-5]은 능동 부하가 있는 MOS 차동 쌍의 유효 트랜스컨덕턴스를 구하기 위한 소신호 등가회로이다. 차동 입력 , 가 인가되었을 때, 출력 전류 를 구하면 가 성립하고, 유효 트랜스컨덕턴스는 아래의 식과 같이 구할 수 있다.[그림 21-6]은 능동 부하가 있는 MOS 차동 쌍의 출력 저항을 구하기 위한 소신호 등가회로이다. 출력 저항은 아래 식과 같이 구할 수 있다.이 식과 위의 식으로부터 차동이득을 구하면 다음과 같다.4. 실험 회로 및 실험 절차-실험 회로-실험 절차(6). 실험 절차 1~5의 과정을 통해서 설계한 능동 부하 차동 증폭 회로를 구성하고, 공통 모드 전압 이득을 구한다. 공통 모드 전압 이득을 구하기 위해서 두 입력을 공통 모드 전압에 묶고 사인파 10kHz를 입력한 후, 주파수를 바꾸면서 출력을 측정하여 이득을 구하고 표에 기록하시오.{7}. 입력의 공통 모드 전압을 중심으로, 10kHz, 0.01Vp-p의 정현파 차동 입력 신호를 인가하여 20V/V 이상의 전압 이득을 갖는 차동 증폭 회로를 설계하시오. 위의 과정에서 설계한 정전류원 회로를 반드시 사용한다. 주파수를 고정하고, 입력 전압의 크기를 0.01V에서 0.1V까지 증가시키면서 표과 같은 형태로 출력 전압과 차동 전압 이득을 기록하시오. 외부에서 벌룬을 사용하지 않으면 차동 입력을 인가하기 쉽지 않으므로, 한 쪽을 공통 모드 전압으로 연결하고 다른 쪽 입력에 10kHz의 사인파를 인가하여 차동 이득을 구하고 표에 기록하시오.(8). 실험 절차 6이션(6). 실험 절차 1~5의 과정을 통해서 설계한 능동 부하 차동 증폭 회로를 구성하고, 공통 모드 전압 이득을 구한다. 공통 모드 전압 이득을 구하기 위해서 두 입력을 공통 모드 전압에 묶고 사인파 10kHz를 입력한 후, 주파수를 바꾸면서 출력을 측정하여 이득을 구하고 표에 기록하시오.[그림 21-8]의 그림을 참고하여 회로를 그리면 다음과 같다. 공통 모드 전압이득을 구하기 위해, 공통 모드 전압에 묶고 사인파 10kHz를 인가하여 입력과 출력을 비교하였다.회로는 다음과 같다.주파수에 따른 출력의 파형은 다음과 같다.>> 주파수 – 100Hz>> 주파수 – 1kHz>> 주파수 – 10kHz>> 주파수 – 100kHz>> 주파수 – 1MHz파형을 확인하면 진폭이 거의 0 에 가까워서 나타나지 않는 것을 확인할 수 있다. 거의 0 에 수렴함을 알 수 있다. 따라서 이 데이터를 표에 정리하면 다음과 같다.이해를 위해 10kHz일 때, Vpp=0.1V를 인가했을 떄의 공통모드 출력파형을 확인하면 다음과 같다.즉 진폭이 없음을 볼 수 있다.전압의 크기(V)(Vpp)주파수(Hz)전압의 크기(V)(Vpp)출력의 공통모드주파수(Hz)공통 모드전압 이득(Acm)0.05100010000.051k01k00.0510k010k00.05100k0100k00.051000k01000k0전압의 크기를 바꾸면서 측정하면 다음과 같다전압의 크기(Vpp)주파수(Hz)전압의 크기(Vpp)출력의 공통모드주파수(Hz)공통 모드전압 이득(Acm)0.00510k010k00.0110k010k00.0210k010k00.0310k010k00.0410k010k00.0510k010k0시뮬레이션의 오류인지 입력 전압이나 저항의 문제인지, 공통모드 출력이 사인파가 나오지 않았다. 모든 경우에 대해서 전부 진행해본 결과 사인파가 나오지 않았기 떄문에 0으로 하였다. 참고로 반대편 mos의 드레인 전압을 확인하였을 때에는 사인파가 나왔지만, 교재 [그림 21-8]을 확인하였을 떄, M4의 드레인방향이 출력전압을V/V 이상의 전압 이득을 갖는 차동 증폭 회로를 설계하시오. 위의 과정에서 설계한 정전류원 회로를 반드시 사용한다. 주파수를 고정하고, 입력 전압의 크기를 0.01V에서 0.1V까지 증가시키면서 표과 같은 형태로 출력 전압과 차동 전압 이득을 기록하시오. 외부에서 벌룬을 사용하지 않으면 차동 입력을 인가하기 쉽지 않으므로, 한 쪽을 공통 모드 전압으로 연결하고 다른 쪽 입력에 10kHz의 사인파를 인가하여 차동 이득을 구하고 표에 기록하시오.회로는 다음과 같다.입력 파형은 다음과 같다.출력 파형은 다음과 같다.이제 데이터를 표에 정리하면 다음과 같다.전압의 크기(mV)(Vpp)주파수(kHz)전압의 크기(mV)(Vpp)출력의 차동모드주파수(kHz)차동 모드전압 이득(Ad)510459310918.*************0460.*************0232.*************0155.82*************17.37*************4.23974(8). 실험 절차 6 표의 공통 모드 전압 이득과 실험 절차 7 표의 차동 모드 전압 이득을 바탕으로 공통 모드 제거비(CMRR)을 구하고 표에 기록하시오.전압의 크기(mV)주파수(kHz)공통 모드전압 이득(Acm)차동 모드전압 이득(Ad)공통 모드 제거비(=|Ad|/|Acm|)5100918.618810100460.830720100232.526230100155.829840100117.37345010094.239746. 결론 및 고찰이번 예비보고서를 작성하면서 많은 문제에 부딫혔다.FDC6322CP를 잘못 배치했을 떄의 고찰실험절차 (6) ~ (8)을 진행하되 교재의 [그림 21-8]을 참고하여 회로를 설계하라 하셔서 그대로 진행했는데 이렇게 하는게 맞는건지 계속 의구심이 들었다. 일단 공지에 쓰여진 대로 [그림 21-8]을 토대로 만들었다. 실험절차 (6)에서 주파수를 바꾸면서 이득을 확인하였는데, 무척 작은 이득이 나왔고, 애초에 실험절차 (1)~(5)의 과정을 통해 만들라는 교재의 말과 공지에 [그림나오지 않았고, 이것은 모두 실험절차(1)에서 했어야할 공통모드출력전압을 공통모드입력전압과 같게하는 과정을 하지 않아 동작점이 이상한 곳으로 설정되서 그런 것이다.FDC6322CP를 제대로 배치했을 떄의 고찰계속 고민해본 결과 FDC6322CP의 배치를 거꾸로 한 것을 알게되어 다시 예비모의실험을 진행한 결과가 위의 결과이다. 처음의 결과들은 다음과 같다.차동증폭의 결과는 잘 나왔음을 확인할 수 있지만, 공통 모드 증폭의 파형이 저렇게 나오는지 확신이 서지 않았다. 하지만 시뮬레이션상에서 저렇게 나온 것이므로 (회로도 잘못되지않았고, 입력도 잘못되지 않았다.) 결국 유추할 수 있는 것은, [그림 21-8]에 맞추어 예비실험을 진행하였는데 [그림 21-8]과 같이 설계하면 입력공통DC전압과 출력 공통 DC전압이 같지 않기 때문에 동작점이 달라, 저렇게 나오는 것이 당연하다고 할 수 있다는 것이다.이제 처음에 잘못된 FDC6322CP의 배치를 했을때의 결과가 어떻게 나왔는지 아래에 첨부하고 끝마치겠다.FDC6322CP가 거꾸로 배치된 것을 볼 수 있다. 이렇게 했을떄의 결과가 아래의 표이다.FDC6322CP를 잘못 배치했을 떄의 표(6)번 결과(7) 번 결과(8) 번결과7. Reference[1] 이 강 윤. “차동 증폭기 심화 실험,” in 단계별로 배우는 전자회로 실험 : 기본 소자부터 응용까지, ed. 한빛아카데미, 2014, ch 21, pp. 311-326[2] 유 관 호. (2021). Ch.8 Differentail and Multistage Amplifier [pdf]. Available: Hyperlink "https://canvas.skku.edu/courses/20878/external_tools/2" https://canvas.skku.edu/courses/20878/external_tools/2[3] Adel S. Sedra. “Differential and Multistage Amplifiers.” in SEDRA/SMITH Microel

공학/기술| 2021.07.06| 16페이지| 1,000원| 조회(610)

전자회로실험, pspice, 예비보고서, 전회실, 차동증폭기심화실험

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전자회로실험 TermProject 성균관대

1) BJT & MOSFET 배경 이론BJTProject에서 npn형을 사용하므로 npn BJT에 대해 설명하겠다. BJT는 다음과 같은 구조로 되어 있다.BJT는 EB가 순방향이고, CB가 역방향일 때 active 모드, 양쪽 모두 역방향일 때 Cut off, 양쪽 모두 순방향일 떄 saturation으로 동작한다. 일 때, EB가 순방향으로 작동한다. 또한 포화모드일 때, .이다. BJT는 기본적으로 다음이 성립한다. + , , ( (=kT/q)BJT가 active 모드로 동작할 때, 다음의 식이 성립한다. , ().BJT는 위의 오른쪽 두개의 사진을 볼 수 있듯이 위와 같은 소신호 등가 모델을 갖는다., ,MOSFETProject에서 NMOS를 사용하므로 NMOS에 대해 설명하겠다. MOS는 다음과 같은 구조로 되어 있다.NMOS는 일 때 cut off,이고 아닐 때, 이면 saturation, 이면 triode로 동작한다. 기본적으로 이다. NMOS는 saturation일 때, 다음의 식이 성립한다. , . 위의 오른쪽에서 두개의 그림은 NMOS의 소신호 등가 회로이다. 여기서 트랜스컨덕턴스 (이때, 이다. (2) Large Signal Analysis3) Small Signal Analysis4) Design procedure위의 2), 3)을 토대로 디자인 방법을 제시하면 다음과 같다. 우선, 각 단에서의 역할을 설명하면 다음과 같다. 위에서 도출한 식과 design spec, Design constrant를 엮으면 다음과 같은 식들이 만들어진다. 아래 식에서 사용하는 은 위에 2), 3)에서 새롭게 정의한 값이다.이제 위의 식과, 앞에서 구한 내용을 이용하여 전압이득이 1010V/V이 되게 설계하겠다. 우선 마지막단(C-C)의 전압이득을 보면, 임을 알 수 있다. 여기서, 마지막 단의 역할은 에 전류를 공급해야하고, 정도로 작게 하도록 설계해야하는 것이다. 에 전류를 공급하기 위해 이 에 비해 커져야 한다는 것을 알 수 있다. 의 값은 와 에 영향을 미치는데, 가 대략 1에 가깝게 설계해야 하므로 는 작고, 는 크게 설계해야할 것이다. 임을 생각하고, 에 대부분에 전류를 보내기 위해 의 크기를 정도로 가정한다. 를 최대한 작게 하기 위해서는 분모가 커야하므로, 와 의 값의 비를 1:5정도로 가정한다. 그러면 이 된다. 이제 이므로, 값을 대입하면,이므로 이다. 이므로, 이다.이다.따라서, 을 만족해야 한다. 이므로 이므로, , 로 가정하여 설계하겠다.이므로, 이어야 한다. 여기서 로 가정하면, 이므로, 가 되고,과, 이므로 이다.이제, 이므로, 으로 가정하면, 이므로, 위의 식에서 에 대입하면, , 이 된다.Rg1과 Rg2에 대해서는 를 만족하는 NMOS의 작동범위에서 와 를 선택하면 될 것이다. 이론적으로 Large Signal Analysis에 쓴 내용처럼 3:1의 비율로 설정한다. 따라서 , 로 한다.따라서 정리하면 저항은 다음과 같다.저항수치(Ω)4M1.333M12.0155k3.29087k11.92108k2k18.012k90.06k2.5k커패시터에 경우 주파수에 맞추어 50u정도로 크게 설정하였다.하지만 이렇게 설계하려 했지만 이번에 사용한 소자(M1)가 작동하지 않았었다.(2n7000과 같은 다른 소자는 작동했음) 따라서, M1소자를 작동시키기 위해 많은 시행착오를 거쳤는데, 이번에 사용한 소자 M1이 Rg1이 Rg2에 비해 무척 클 때에만 작동했어서, Rg1=10000MEG, Rg2=1MEG로 하였다. 이에 대해서는 고찰에서 다룰 예정이다.5) Proof – calculation & simulation아래에서 설계한 과 이지만, M1소자가 작동하지 않아서으로 으로 하여 시뮬레이션을 진행하였다.PSpice를 통해 결선한 회로는 다음과 같다. NMOS를 작동시키기위해 설계와 다르게 Rg1과 Rg2의 저항 값을 각각 10000MEG와 1MEG로 하였다. 전압 증폭을 확인하기 위해 소신호 10uV를 진폭으로 인가하였고,파형은 다음과 같다. (참고로 2n7000소자를 사용한다면 Rg1과 Rg2를 3:1로 처음에 설계한 것과 같이 해도 증폭이 되었다).입력 신호의 크기(Vpp)출력 신호의 크기(Vpp)전압 이득(V/V)20u20.1552m1007.761007배로 1000배에 가깝게 증폭되었음을 확인할 수 있다.6) 결론 및 고찰이번 프로젝트에서 설계 제약에 맞추어 다단 증폭기를 설계해보았다. 비록 계산의 오차가 발생하여 전압 이득이 1007로 약간의 오차가 포함되어 있지만, 이 오차는 소수점을 다루는 문제에서 나타나는 오차이기 때문에 어쩔 수 없는 계산상의 오차이다. 이 오차를 최대한 줄이기 위해 소수점 5번째자리까지 반올림하여 진행하였지만, 더 이상의 오차를 줄일 수는 없었다.이번 프로젝트를 통해 다단 증폭기의 첫 번째 단, 마지막 단, 중간 단의 역할을 제대로 이해하게 되었던 것같다. 특히, 이번 프로젝트의 설계에서 가장 중요한 마지막 단의 설계 제약은, 로드 저항으로 전류를 공급해야하고, Rout을 작게 해야한다는 마지막단의 설계 특성을 고려하지 않았다면 어떻게 접근해야했을지 감을 잡지 못했을 것이다. 하지만, 교수님의 강의 자료 덕분에 이를 수월하게 진행할 수 있었고, 특히, 대신호, 소신호 분석에 대해서 교수님의 자료와 다른 참고 서적[1]을 참고함으로써 수월하게 진행할 수 있었다. 또한, 지금까지 수행한 전자회로실험에서 배운 각 증폭기 설계와 각 증폭기의 저항 배분과 각 소자의 역할에 대한 통찰이 이번 보고서를 수행함에 있어서 큰 영향을 미쳤고, 증폭기 설계에 있어서 한 단계 발전한 나의 모습을 확인할 수 있어 뿌듯하였다.하지만, 아쉬운점이 있다면, 이번 보고서에서 사용한 M1소자에 대해 약간의 아쉬움을 품는다. 그 이유는 다음과 같다. Large Signal Analysis에 쓴 것과 같이 이론적으로 Rg1 : Rg2 = 2.5 : 1로 수행하였을 때, 이론적으로 1000배 증폭하는 작동해야하지만, 작동하지 않았다. 이에 대해 분석해본 결과는 다음과 같다.우선, C-S part만 따로 추출하여 대신호분석을 PSpice상에서 진행해보았다. 결선한 회로는 다음과 같다. R1과 R2의 비율을 확인하자.초록색 파형은 이고, 빨간색 파형은 이다. 포화 모드 동작의 특성상 and 임을 상기하자. 비율적으로 R1이 R2에 비해 3배보다 큰 시점에서 부터 가 양수가 됨을 확인할 수 있다. 즉, 이론적으로 되어야할 3 : 1이 이번 소자에서 되어야 한다. 그런데 안되는 현상이 발생했다. 이번에 PSpice에 나타낸 것과 같이 오히려 R1을 R2에 비해 무척 크게 설정했을 때 전압 증폭이 나타났다. 또한, 2n7000소자로 바꾸었을 때에는 3:1을 했을 때에 전압 증폭이 나타났다.따라서 나는 M1소자가 이상하다고 판단하였고, 전압 증폭이 나타나는 1000:1 정도로 R1:R2를 설정하여 PSpice시뮬레이션을 수행하였다. 이 부분이 매우 아쉽게 느껴진다.

공학/기술| 2021.07.06| 13페이지| 8,000원| 조회(446)

전자회로실험, 성균관대, termproject

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차동증폭기심화실험 [A+/고찰사항포함/결과레포트] 전자회로실험, 고찰사항

1. 실험 결과 및 분석{7}. 입력의 공통 모드 전압을 중심으로, 10kHz, 0.01Vp-p의 정현파 차동 입력 신호를 인가하여 20V/V 이상의 전압 이득을 갖는 차동 증폭 회로를 설계하시오. (주파수는 10kHz, 1MHz, 10MHz로 변화시키며 한다)위의 과정에서 설계한 정전류원 회로를 반드시 사용한다. 주파수를 고정하고, 입력 전압의 크기를 100mV에서 5V까지 증가시키면서 표와 같은 형태로 출력 전압과 차동 전압 이득을 기록하시오. 외부에서 벌룬을 사용하지 않으면 차동 입력을 인가하기 쉽지 않으므로, 한 쪽을 공통 모드 전압으로 연결하고 다른 쪽 입력에 10kHz의 사인파를 인가하여 차동 이득을 구하고 표에 기록하시오.먼저 설계한 회로를 살펴보면 다음과 같다. 사용한 소자는 2n7000/FAIRCHILD, FQP17P10, 1k이다.이해를 위해 PSpice로 나타내면 다음과 같다.우선, 10kHz일 때, 입력과 출력 파형을 나타내면 다음과 같다.>> ch1 – 입력 정현파(10kHz, 100mVpp) // ch2 – 출력 파형>> ch1 – 입력 정현파(10kHz, 300mVpp) // ch2 – 출력 파형>> ch1 – 입력 정현파(10kHz, 500mVpp) // ch2 – 출력 파형>> ch1 – 입력 정현파(10kHz, 700mVpp) // ch2 – 출력 파형>> ch1 – 입력 정현파(10kHz, 1Vpp) // ch2 – 출력 파형>> ch1 – 입력 정현파(10kHz, 5Vpp) // ch2 – 출력 파형이제 모든 데이터를 표에 나타내면 다음과 같다.>> 주파수 10kHz일 때(이론)의 공통 모드전압의 크기(mV)(Vpp)(측정값)의 공통 모드전압의 크기(mV)(Vpp)(이론)의 공통 모드 주파수(Hz)(측정값)차동 모드 출력 전압의 크기(mV)(Vpp)(측정값)출력의 차동 모드 주파수(Hz)차동 모드 전압 이득(Ad)100m136m10k912m10k6.706300m320m10k3.569.98k11.125500m520m10k3.6mV)(Vpp)(측정값)의 공통 모드전압의 크기(mV)(Vpp)(이론)의 공통 모드 주파수(Hz)(측정값)차동 모드 출력 전압의 크기(mV)(Vpp)(측정값)출력의 차동 모드 주파수(Hz)차동 모드 전압 이득(Ad)100m144m1M260m??1.806300m312m1M376m?1.764M?1.205500m504m1M208m986.2k0.413700m688m1M216m1.012M0.3141960m1M240m1.033m0.25054.681M480m2.3M0.103>> 주파수 10MHz 일 때(이론)의 공통 모드전압의 크기(mV)(Vpp)(측정값)의 공통 모드전압의 크기(mV)(Vpp)(이론)의 공통 모드 주파수(Hz)(측정값)차동 모드 출력 전압의 크기(mV)(Vpp)(측정값)출력의 차동 모드 주파수(Hz)차동 모드 전압 이득(Ad)100m320m10M280m?0.875300m400m10M440m?1.100500m560m10M680m10.10M1.214700m720m10M920m10.10M1.2781880m10M1.210.01M1.36454.5610M1.9210.08M0.421위의 표를 확인하면 우선, 주황색으로 색칠되어 있는 부분은 실험 측정에 오차가 매우 큰 부분이라 색칠했다. 주파수가 크고, 진폭이 매우 작을 때, 오실로스코프 측정 시 오차가 매우 크게 나타났고, 특히 값이 일정하게 되는게 아니라 계속 바뀌는 현상이 나타났고, measure 시 ?가 나타났다. 따라서 이 부분은 오실로스코프의 측정 문제로 어쩔 수 없이 오차가 매우 낀 값이므로 주황색으로 색칠 하였다. 이것에 대해서는 결론 및 고찰에서 다욱 자세히 다룰 예정이다.위의 표를 분석하면 대체적으로 진폭이 커질수록 전압 이득이 감소하는 것을 확인할 수 있다. 또한, 10kHz일때가 가장 전압이득이 큰 것을 확인할 수 있다.(8). 실험 절차 6 표의 공통 모드 전압 이득과 실험 절차 7 표의 차동 모드 전압 이득을 바탕으로 공통 모드 제거비(CMRR)을 구하고 표에 기록하시오.이제 예비보고서에서 구해 다시 각 주파수와 전압의 크기에 대해 시뮬레이션을 진행하였다.전압의 크기(V)주파수(Hz)공통 모드전압 이득(Acm)차동 모드전압 이득(Ad)공통 모드 제거비(=|Ad|/|Acm|)100m10k0.0001166.70657760.551300m10k0.00011211.12599496.184500m10k0.0102777.077688.625700m10k0.0454395.278116.157110k0.0601844.00066.463510k0.0531420.98318.498전압의 크기(V)주파수(Hz)공통 모드전압 이득(Acm)차동 모드전압 이득(Ad)공통 모드 제거비(=|Ad|/|Acm|)100m1M0.01831.80698.621300m1M0.01961.20561.373500m1M0.03650.41311.303700m1M0.09260.3143.39211M0.12020.2502.07951M0.08620.1031.195전압의 크기(V)주파수(Hz)공통 모드전압 이득(Acm)차동 모드전압 이득(Ad)공통 모드 제거비(=|Ad|/|Acm|)100m10M0.16070.8755.445300m10M0.17241.1006.381500m10M0.18161.2146.683700m10M0.17981.2787.107110M0.14671.3649.300510M0.11950.4213.522위의 표를 분석하면 다음과 같다. 우선, 주파수가 10kHz일 때 가장 CMRR이 크고, 10MHz일 때 CMRR이 작다. CMRR이 클수록 좋은 차동증폭기라는 사실에 비추어볼 때 이 차동 증폭기는 10kHz에서 좋게 작동한다.2. 결론 및 고찰-결론실험절차 (6)을 통해, 주파수와 Vpp값을 변화시키면서 차동증폭비를 확인함으로써 주파수와 Vpp에 따라 차동증폭이 어떻게 변화하는지 확인할 수 있었다. 또한 실험절차 (8)을 진행함으로써 CMRR에 대해 알게 되었고, CMRR를 비교해봄으로써 이번 회로에서는 10kHz로 작동시킬 때 가장 CMRR이 높고, 즉, 차동증폭기로서 잘 작동할 수 있다는 것을 알 게 하였는데 이번 실험에서 쓰인 소자는 FAIRCHILD가 아니었기 떄문에 D,S의 위치가 정 반대여서 회로를 결선할 때 문제가 생겼었다. 그래서 실험시간의 70%를 FQP17P10를 잘못 배치하여 시간이 촉박했다. DC 전압이 잘 나오는지 확인하고, 오실로스코프를 바꿔도 보고 함수발생기의 파형이 잘 나오는지 확인하고 브레드보드도 바꿔보면서 문제점을 찾으려 했지만 결국, 문제는 FQP17P10의 데이터시트를 잘못 봐서 생긴 D와 S의 위치 문제였었다. 결국 이 문제를 해결하고 바로 주파수와, 진폭을 바꾸어가며 차동증폭실험을 진행하였고, 성공하였다.발생한 오차에 대해 서술하자면 다음과 같다.1. 저항의 오차2. DC 전압의 오차3. 함수발생기의 오차4. MOS소자의 오차마지막으로 가장 이번 실험에서 크게 작동한 오차는 다음과 같다.5. 오실로스코프의 측정 문제에 대한 오차오실로스코프로 측정시, 특히 주파수가 크고, 진폭이 작을 때 크게 발생하는데, 진폭이 작기 때문인지 주파수와 침두치가 값이 측정이 잘 안되고 계속 값이 바뀌면서 ?가 뜬다. 이 부분에 대해서는 위의 표에 주황색으로 나타내었다. 이 오차를 제외하면 이번 실험에서 오차는 거의 대부분 제거될 것이다.3. 고찰사항(1) 출력을 차동으로 볼 때에도 공통 모드 전압 이득이 발생하는 원인을 분석하시오출력을 차동으로 볼 때의 공통 모드 전압 이득의 식은 다음과 같다.이론적으로 차동 쌍이 완전히 매칭되었다고 가정하면 Acm=0으로 공통 모드 전압 이득이 발생하지 않는다. 하지만 실제로는 차동 쌍이 완전히 매칭되지 않는다. 즉, 다시말하면 아래 식처럼 두개의 부하저항 값이 완전히 일치할 수 없으므로 공통 모드 전압 이득이 발생하는 것이다.(2) 공통 모드 제거비(CMRR)의 이론치와 실험 결과가 차이가 나는 원인을 분석하시오.이번 실험에서 CMRR이 이론치와 실험 결과가 차이가 났는데, 그 이유는 다음과 같다.우선, 오실로스코프로 측정 시 고찰에서 언급햇듯이, 진폭이 작을수록 주파수와 침두치가 잘 측정되지 않았던 것소자와 실제 실험에서 사용한 소자의 차이가 CMRR의 오차를 만들었다.(3) 공통 모드 제거비(CMRR)를 향상시킬 수 있는 방안을 설명하시오.CMRR을 향상시키기 위해서 우선 CMRR의 식을 확인하자.CMRR공통 모드 제거비(=|Ad|/|Acm|)이 식에서 볼 수 있듯이, CMRR은 차동증폭전압이득을 공통모드전압이득으로 나눈 것이다. 즉. 차동 증폭 전압 이득이 클수록, 공통 모드 전압 이득이 작을수록 CMRR이 커질 것이다. 이제 차동 증폭 전압 이득과 공통 모드 전압 이득의 식을 확인하자. 배경이론에 따르면 능동 부하가 있는 MOS 차동 쌍에서 차동 이득의 식은 다음과 같다.따라서 위의 식을 확인했을 때, 우선 Vid인 진폭의 크기가 작을수록, 또한 전류 거울을 통해 들어오는 io가 클수록, 또한 전류 거울의 가 작을수록 CMRR이 커진다는 것을 알 수 있다.CMRR=(2또한 이 식을 보면 높은 CMRR을 얻으려면 내부 저항이 매우 큰 전류원을 사용해야 하며, 두 저항 값이 거의 같도록(이 작아지도록) 최대한 노력해야 한다는 것을 알 수 있다.[3]능동 부하를 가진 차동 증폭기에서는CMRR=(이므로, 높은 CMRR을 얻기 위해서는 출력 저항이 큰 바이어스 전류원을 사용해야함을 알 수 있다.4. Reference[1] 이 강 윤. “차동 증폭기 심화 실험,” in 단계별로 배우는 전자회로 실험 : 기본 소자부터 응용까지, ed. 한빛아카데미, 2014, ch 21, pp. 311-326[2] 유 관 호. (2021). Ch.8 Differentail and Multistage Amplifier [pdf]. Available: Hyperlink "https://canvas.skku.edu/courses/20878/external_tools/2" https://canvas.skku.edu/courses/20878/external_tools/2[3] Adel S. Sedra. “Differential and Multistage Amplifiers.” in SED

공학/기술| 2021.07.06| 9페이지| 1,000원| 조회(388)

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연산 증폭기 특성 [A+/고찰사항포함/결과레포트] 전자회로실험,고찰사항

실험 제목 : 연산 증폭기 특성1. 실험 결과 및 분석(3) 공통 모드 전압 이득을 구하기 위해 연산 증폭기의 두 입력을 공통 모드 전압에 묶고, 500mVpp로, 300Hz, 1kHz, 10kHz, 100kHz 로 주파수를 변경하며 사인파를 입력하여 출력을 측정하여 이득을 구하시오.우선 실험을 위해 설계한 회로는 다음과 같다. 이해를 위해 PSpice로 나타낸 회로도 다음과 같다.이제 인가한 함수발생기의 모습과, 오실로스코프로 입력파형과 출력파형을 시각화하면 다음과 같다. Ch1은 입력파형이고, Ch2 는 출력파형(파란색)이다>> 500mVpp // 300Hz>> 500mVpp // 1kHz위의 파형에서 볼 수 있듯이, 출력 파형은 거의 DC에 가깝게 나타난다고 볼 수 있다. 오실로스코프의 측정문제인지는 모르겠지만 침두치가 존재하므로 이 침두치값을 공통 모드 출력의 전압의 크기로 하였다. 공통모드 이므로 출력의 크기가 거의 0에 가깝게 나오는 것은 옳다고 할 수 있다. 즉 잘 실험이 진행되었다고 할 수 있다.데이터를 표에 나타내면 다음과 같다.공통 모드입력 전압의크기(V)(Vpp)공통 모드 입력주파수(Hz)공통 모드출력 전압의크기(V)(Vpp)출력의공통 모드주파수(Hz)공통 모드전압 이득(Acm)(V/V)500m300Hz80mX0.16500m1kHz80mX0.16500m10kHz80mX0.16500m100kHz100mX0.2위의 표에서 확인할 수 있듯이, 전압 이득이 주파수가 변해도 거의 같음을 확인할 수 있다.(4) 입력의 공통 모드 전압을 중심으로, 10kHz 정현파 차동 입력 신호를 인가하되, 500mVpp ~ 1Vpp까지 100mVpp씩 증가시키면서 출력 전압과 차동 모드 전압 이득을 기록하시오. 또 이를 바탕으로 보데 선도를 그리시오.(보데 선도는 실험절차5를 토대로 그림을 그리곘다)우선 실험을 위해 설계한 회로는 다음과 같다. 이해를 위해 PSpice로 회로를 표현하였다.이제, 인가한 함수발생기와 오실로스코프의 입력, 출력파형의 사진은 다음과 같다.>> 10kHz/ 500mVpp 인가>> 10kHz/ 700mVpp 인가>> 10kHz/ 1Vpp 인가위의 파형에서 확인할 수 있듯이, 증폭이 잘 이루어졋음을 확인할 수 있다.(인가한)차동 모드입력 전압의크기(Vpp)(측정)차동 모드입력 전압의크기(Vpp)차동 모드 입력주파수(Hz)차동 모드출력 전압의크기(Vpp)출력의차동 모드주파수(Hz)차동 모드전압 이득(Ad)500m540m10k3.5610k6.593600m620m10k3.5610.01k5.742700m720m10k3.529.980k4.889800m800m10k3.569.987k4.450900m900m10k3.5610.03k3.9561000m1000m10k3.5210.01k3.520표에서 확인할 수 있듯이, 입력 전압의 크기가 바뀌어도 출력 전압의 크기가 거의 변하지 않았음을 볼 수 있다. 또한, 입력 전압의 크기가 커질수록 차동 모드 전압 이득이 감소함을 볼 수 있다.(5) 실험 절차 4에서 입력 전압의 크기를 500mVpp로 고정하고 주파수를 300Hz, 1kHz, 10kHz, 100kHz로 변화시키면서 표에 기록하시오.>> 500mVpp // 300Hz>> 500mVpp // 1kHz>> 500mVpp // 10kHz차동 모드전압의크기(Vpp)차동 모드주파수(Hz)차동 모드출력 전압의크기(Vpp)출력의차동 모드주파수(Hz)차동 모드전압 이득(Ad)(V/V)차동 모드전압 이득(Ad)(dB)500m3004.043008.08018.14823500m1k3.881k7.76017.79723500m10k3.569.98k7.12017.0496500m100k760m100.1k1.5203.636872위의 표를 보면 주파수가 커짐에 따라 차동 모드의 출력 전압의 크기가 작아지는 것을 볼 수 있다. 따라서 차동 모드 전압 이득도 감소하는 것을 확인할 수 있다. 이제 이를 토대로 보드 선도를 나타내면 다음과 같다. (x 축 linear scale)(6) 실험 절차 3에서 구한 공통 모드 전압 이득과 실험 절차 4에서 구한 차동 이득을 바탕으로 공통 모드 제거비(CMRR)를 구하시오.위의 데이터를 바탕으로 표를 채우고, CMRR을 구하면 다음과 같다.차동 모드 전압의 크기(V)차동 모드 주파수(kHz)공통 모드 전압 이득(Acm)차동 모드 전압 이득(Ad)공통 모드 제거비(=|Ad|/|Acm|)500m3000.168.08050.500500m1k0.167.76048.500500m10k0.167.12044.500500m100k0.21.5207.6002. 결론 및 고찰-결론이번 실험을 진행하면서 우선, LM741cn 의 데이터 시트를 확인함으로써 Op amp의 구조를 확인하였으며, 공통 모드 입력, 차동 모드 입력을 인가하고 출력파형을 관찰, 전압 이득을 계산하고 CMRR을 계산함으로써, 주파수에 따른 변화와 진폭 변화에 따른 변화가 어떤식으로 실험적으로 변하는지 확인하였다. 또한 출력파형을 입력파형과 비교관찰함으로써, 차동모드출력파형의 경우 입력파형에 비해 약간 위상이 지연된 형태로 증폭됨을 볼 수 있었고, 공통 모드 전압에 경우 이론적으로 확인한 파형과 같이 AC 전압이 거의 없는 형태희 파형이 도출되었다. 이번 실험을 통해, OP amp의 공통모드 동작과 차동 모드 동작을 이해하고 증폭기로서 이용하는 것에 대해 이해하게 되었다.-고찰이번 실험에서 오차에 가장 유효하게 영향을 미친 것은 오실로스코프의 측정이다. 물론 DC supply 기기와 함수 발생기 기기의 오차로 인해 인가하는 DC전압이나 인가하는 사인파의 오차가 발생하여 출력 파형에 영향을 미쳤지만 가장 유효하게 작동한 오차는 오실로스코프의 측정이 분명하다.이번 실험에서 도출한 파형을 확인하였을 때, 우선 공통 모드 전압을 인가했을 때 출력 파형이 DC 전압과 비슷하게 나온 것을 확인할 수 있는데, 공통 모드 전압의 특성상 이렇게 나오는 것이 맞으므로(OP amp는 inv, non inv 영역에 들어온 전압의 차이를 증폭한다) 따라서 AC전압이 사라짐은 당연하다. 차동 모드 전압에 경우 출력 파형을 확인하면 사인파를 입력했을 때, 출력 파형이 약간 위상이 앞선 형태로 사각파 처럼 증폭된 것을 확인할 수 있다. 모의실험의 결과와 비슷하게 나온 점을 확인하면 실험이 잘 이루어졌다고 할 수 있다.실험을 통해 차동 모드의 경우 차동 모드 전압의 크기가 커짐에도 출력 전압의 크기는 거의 비슷한 것을 확인할 수 있었으며, 주파수가 커짐에 따라 차동 출력의 크기가 작아지는 것을 확인할 수 있었다. 또한 그것을 보드선도로 나타냄으로써 시각적으로 변화하는 양상을 확인할 수 있었다.즉, 증폭기로서 가장 잘 작동할 때에는 주파수가 낮을수록 증폭이 잘된다는 점을 알 수 있다.4. Reference[1] 이 강 윤. “연산 증폭기 특성,” in 단계별로 배우는 전자회로 실험 : 기본 소자부터 응용까지, ed. 한빛아카데미, 2014, ch 22, pp. 327-341[2] 유 관 호. (2021). Ch.2 Operational Amplifiers [pdf]. Available: Hyperlink "https://canvas.skku.edu/courses/20878/external_tools/2" https://canvas.skku.edu/courses/20878/external_tools/2[3] Adel S. Sedra. “Operational Amplifiers.” in SEDRA/SMITH Microelectronic Circuits, SEVENTH ed. New York :OxFord University Press, 2015, ch 2, pp. 58-116

공학/기술| 2021.07.06| 8페이지| 1,000원| 조회(297)

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