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2023년, 중앙대학교 3학년에 재학중.
현재까지 성적 4.3XX (코로나로 인한 비대면 학기는 1학기)
모든 자료는 어떠한 참고도 없이 스스로의 힘으로 작성했음.

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웨어러블 디바이스용 집적회로설계_논문요약과제

웨어러블 논문 분석 과제Ⅰ. A 256kb Sub-threshold SRAM in 65nm CMOS이 논문은 기존 6T SRAM의 문제점에 대해 해결하고자 합니다. 첫번째로는 0.7V의 Threshold Voltage 이하의 전압영역 즉, Subthreshold Voltage 영역에서 SNM 성능저하가 발생하는 것입니다. Sub-Threshold 동작은 특히 에너지 소비가 중요한 SRAM에서 중요한데, 이 논문에서는 이 영역에서의 동작에 대해 이야기합니다.제안된 10T SRAMRWL = L일 때,만약 QB = H라면, M10 덕분에 QBB가 M7을 통해 0으로 떨어지는 것을 막아줍니다. 즉, Leakage의 영향을 막아줍니다. (현재는 RWL = L이기 때문에 QBB의 값이 바뀌면 안 됩니다.) 또한, 이 공정에서는 PMOS의 Sub-Threshold 전류가 더 Strong하기에, QBB는 H상태로 Floating되어있다. 이 말은 M8의 Vds가 작다는 뜻이고, M8을 통한 Sub-Threshold Leakage도 줄일 수 있다.만약 QB = L라면, M10이 없을 때, M9는 ON이 되고 그러면, 바로 M7만 지나면 Leakage가 흐를 수 있다. 하지만, M10이 M7과 Stack(직렬)으로 되어있어서, Leakage를 방지할 수 있다.Leakage를 줄이면, BL 하나에 더 많은 Cell을 연결할 수 있어서 집적도가 좋아진다.Ⅱ. A High-Density Subthreshold SRAM with Data-Independent Bitline Leakage and Virtual Ground Replica Scheme이 SRAM의 기본 동작에 대해 알아보자. 먼저 RWL = H일 때, 즉 READ 동작을 실시할 때 이다. 이때는 QB의 값에 따라서, RBL의 Discharge 여부가 결정된다. 이때, Main Cell의 data는 RBL과 철저히 Isolated 되어있다. QB의 값이 M8의 ON/OFF 여부를 결정하고, QB의 data가 BL을 통해 빠져나갈 Route가 없다.RWL = L일 때, QB의 Data와 상관없이 항상 M10은 ON, M9는 OFF가 된다. 이렇게 된다면, 항상 Leakage가 VDD -> M10 -> M9의 방향으로 흘러가게 된다. 즉, Leakage가 Data Dependent 하지 않게 된다. Leakage의 Data dependency가 중요한 이유는 이 Leakage가 Cell에 저장된 Data가 어떤 값인지에 따라, RBL의 High level을 낮추고, Low level을 높이게 만들어서, Data를 확실하게 판단하기 어렵게 만든다.Data dependency of Leakage currentⅢ. A 65nm 8T Sub-Vt SRAM Employing Sense-Amplifier Redundancy6T SRAM이 가진 문제점에는 앞의 논문에서도 언급한 것과 같이, Sub-Threshold 영역에서의 SNM 문제, Write inability, Unaccessed Cell의 Leakage 문제 등이 존재한다. 이 회로는 8T구조에서 Buffered-Read, Footer 회로 등을 통해, 문제점을 해결했다.M7, M8은 Read Buffer이고, 특별하게도, Buffer-Foot이라는 구조를 통해 M7이 바로 GND로 연결되지 않는다. Foot은 Word단위로 공유된다. 아래의 Figure를 보면, Read 동작에서는 Accessed Word의 Foot = L로, Unaccessed Word의 Foot = H로 설정한다.Unaccessed Cell의 경우, RDBL = H가 되어 Precharge 동작 중에는, Foot = H, RDBL = H, RDWL = L가 되어서 Voltage Drop이 생기지 않고, 추가적으로 Main Cell의 QB와 연결된 Transistor의 경우, Vgs < 0이기 때문에, Leakage가 생기지 않는다. 각 Word 단위로 Foot을 공유하면 이러한 누설전류 방지의 효과를 얻을 수 있다.또한 위의 Figure에서, Foot Driver는 모든 Accessed Cell의 전류를 받아야한다. PMOS를 이용하여 Charge Pump를 구성하면, Output Swing을 0 ~ 2Vdd로 만들 수 있다.Ⅳ. A 32kb 10T Subthreshold SRAM Array with Bit-Interleaving and Differential Read Scheme in 90nm CMOS* 논문 1~3의 문제점 *Single-Ended SensingReduced BL SwingBL noise 영향Column 구조에 BL-Interleaving이 적용되지 않음.W_WL이 따로 존재하여, Cell과 BL을 Isolated되어있다. 앞의 구조들과 동일하게 이를 통해 Read SNM을 개선할 수 있다. 또한, Write과정에서 WL과 W_WL을 33% 높은 VDD로 인가하여 Writability를 높였다. 하지만 가장 중요한 특징은 바로 Bit-interleaving이다. WL은 같은 Row를 공유하고, W_WL은 같은 Column은 공유한다. 다른 논문들의 경우, Unselected Cell이 같은 WL을 공유하여, Write 안정성이 떨어진다. 즉 의도하지 않은 Column의 Cell도 같은 값이 Write 될 수 있다.또다른 이 회로의 장점은 바로 Differential Read 이다. 기본적으로 Differential 방식은 Noise tolerant하여, 안정성이 좋다. 아래의 그림에서 동작을 확인하자.만약 Precharge가 끝나게 되면, 자동적으로 M2와 M1의 Keeper Transistor가 켜지게 된다. 이 Keeper는 BLB의 Leakage를 Compensate 해주는 효과를 가지고 있다. Selected된 Cell이 아닌 다른 Cell들의 BL과 BLB는 계속해서 H로 Precharged 되어있어야 하는데, Leakage로 인해, Charge가 나가기 때문이다.

공학/기술| 2024.06.27| 4페이지| 4,000원| 조회(178)

웨어러블, 중앙대, 웨어러블디바이스

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중앙대 전자회로 설계 실습 예비보고서 11

설계실습 11. Push-Pull Amplifier 설계3. 설계실습 계획서3.1 Classic Push-Pull Amplifier 특성위 왼쪽 회로와 같이 설계한 Push-Pull Amplifier에서 =100Ω, =12V로 하여, Dead zone과 Crossover distortion을 확인하려고 한다.(A) 그림 1(a) 회로를 simulation하기 위한 PSpice schematic을 그리되, BJT를 제외하고 부하저항을 100Ω으로 놓고, Simulation Profile에서 Analysis type을 DC Sweep으로 설정하고서 DC 전압원의 값을 -12V에서 +12V까지 0.001V의 증분으로 증가시킴에 따라 부하저항 양단의 출력전압이 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 확인하라.(B) 단계 (a)에서 얻어진 transfer characteristic curve를 보면 입력전압의 절대 값이 특정전압 이상이 되지 않으면 출력전압이 0에서 미동도 하지 않는 Dead zone이 보인다. 이러한 현상을 발생하는 이유를 설명하라.Push-pull 증폭기는 NPN BJT와 PNP BJT, 2개의 BJT로 구성되는데, 입력전압이 인 Dead zone이 발생하는 구간에서는 2개의 BJT가 모두 cut-off모드로 동작한다. 따라서 출력전압이 입력전압에 상관없이 0이 된다.(C) 그림 1(b) 회로를 simulation하기 위한 PSpice schematic을 그리고 Simulation Profile에서 Analysis type을 Time Domain (Transient)으로 설정한다. Run to time과 Maximum step을 각각 2msec와 0.1usec로 설정한 후, 정현파 입력전압원의 값을 =2.5V, FREQ=1kHz, 부하저항을 100Ω으로 설정하고 부하저항 양단의 출력전압이 어떻게 변화하는지 보여주는 입출력 파형을 그리고 어떠한 변화가 있는지를 확인하라.입력전압에 비해 출력전압이 왜곡되는 것을 확인할 수 있다.3.2 Feedback loop와 Op-amp를 이용한 Push-Pull Amplifier 특성(A) 그림 2(a)의 회로처럼 Push-Pull amplifier 출력으로부터 Op Amp의 입력단자로 feedback시킨 회로를 구성해 보라. 이 때 =100Ω, =1kΩ으로 설정하라. 이에 대해 Simulation Profile에서 Analysis type을 DC sweep으로 설정하고서 DC 전압원의 값을 -12V에서 +12V까지 0.001V의 증분으로 증가시킴에 따라 부하저항 양단의 출력전압이 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 그리고 Dead zone이 제거되었음을 확인하라.Negative feedback을 통해 dead zone이 제거된 것을 확인할 수 있다.(B) 단계 (a)에서 확인된 바와 같이 Push-Pull amplifier 출력단자를 OP Amp의 (-)입력단자로 feedback 시킨 것만으로 입출력 관계 전달특성곡선의 dead zone이 제거될 수 있다는 것을 확인했다. Crossover distortion이 개선된 것을 확인하기 위해 그림 2(b)와 같이 회로를 구성한 후 Simulation Profile에서 Analysis type을 Time Domain (Transient)으로, Run to time과 Maximum step을 각각 2m와 1usec로 설정한 후, VAMPL=2.5V, FREQ=1kHz인 정현파 입력 전압원에 대한 입출력 전압파형을 도시, 비교하라.*는 BJT가 전압에 의해 급격하게 전류가 변하는 것을 방지하기 위해 넣어준 저항이다. 또한 열로 인한 전류의 상승을 방지해주는 역할도 한다.Dead zone이 제거되었고, 이에 따라 출력 왜곡 또한 제거되어 입력과 출력의 전압파형이 일치하는 것을 확인할 수 있다.3.3 Push-Pull Amplifier Power dissipation(A) 그림 1(a)에서 입력에 전력 소모가 최대가 되는 지점의 =(2/π)를 인가하여 부하저항 양단의 출력 전압을 측정한 후 식(11.3)을 이용하여 전력 손실을 계산한다.그림 1(a) 회로에 =(2/π)=(2/π)12=7.639V를 인가하면 =6.843V로 측정된다. 이때의 이다.(B) 그림 2(a)에서 입력에 전력 소모가 최대가 되는 지점의 =(2/π)를 인가하여 부하저항 양단의 출력 전압을 측정한 후 식(11.3)을 이용하여 전력 손실을 계산한다.그림 2(a) 회로에 =(2/π)=(2/π)12=7.639V를 인가하면 =7.639V로 입력전압과 같이 측정된다. 3.3(A)와 달리 crossover distortion이 없기 때문이다. 이때의 이다.

공학/기술| 2024.03.05| 7페이지| 2,000원| 조회(142)

중앙대, 예비보고서, 결과레포트, 전자회로설계실습

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중앙대 전자회로 설계 실습 예비보고서 10_Oscillator 설계

설계실습 10. Oscillator 설계3. 설계실습 계획서3.1 OrCAD PSPICE를 사용한 Oscillator의 설계(A) , , C=0.47㎌으로 주어진 경우, 가 되도록 아래 그림 3.1의 신호발생기를 OrCAD를 이용하여 설계하고 설계도를 제출하라. 사용한 수식 및 수치를 자세히 적어서 제출한다.일 때, 이고, 이다. 따라서 이다.(B) PSPICE를 이용하여 위에서 설계한 oscillator의 , , 의 파형을 제출하라. 또한, , , , 의 값을 제출하라.(시뮬레이션 설정: Analysis type : Time Domain, Maximum step size : 50㎲, Run to time : 20ms~100ms로 상황에 맞게 설정)SimulationSimulation0.465ms0.470ms11.8V-11.8V(C) 설계한 Oscillator의 동작원리를 기술한다. (이론부 참고)설계한 Oscillator는 positive feedback 회로이다. 따라서 negative feedback이 없으므로 virtual short 원리가 성립하지 않는다. 오히려 op-amp의 (+), (-) 단자의 차이가 조금이라도 생기면 op-amp의 내부전력의 양 혹은 음의 전압으로 계속 포화되게 된다. 출력단자가 로 포화된 상황에서 (-)단자 쪽의 전압을 점점 올려주면, (+)단자의 전압인 보다 커지게 될 것이고 이는 출력단자를 다시 로 포화되게 한다. 이때, (-)단자의 전압을 올려주는 것은 출력단자와 그라운드 사이를 저항과 커패시터로 연결하여 일종의 RC회로가 만들어지는데, 이를 통해 출력단자의 포화방향이 주기적으로 바뀌게 되어 위화 같은 구형파가 만들어진다.3.2 Feedback factor (β)의 영향 분석(A) =0.5kΩ으로 설계하고 PSPICE로 얻어진 , , 의 파형을 제출하라. 또한, , , , 의 값을 제출하라.SimulationSimulation0.286ms0.295ms11.8V-11.8V(B) =2kΩ으로 설계하고 PSPICE로 얻어진 , , 의 파형을 제출하라. 또한, , , , 의 값을 제출하라.SimulationSimulation0.695ms0.708ms11.8V-11.8V(C) (a), (b)에서 설계한 oscillator의 β를 구하고 3.1에서 설계한 oscillator와 비교하여 β의 영향을 기술하라.(A)에서는 , (B)에서는 이다. 3.1에서 설계한 oscillator와 3.2 (A), (B)에서 설계한 oscillator의 와 은 11.8V, -11.8V로 모두 같았다. 그러나 과 는 (A), 3.1, (B) 순으로 커지는 것을 알 수 있다. 이를 통해 T는 β와 비례하다는 것을 알 수 있다.3.3 Feedback 저항 (R)의 영향 분석(A) R=0.5kΩ으로 설계하고 PSPICE로 얻어진 , , 의 파형을 제출하라. 또한, , , , 의 값을 제출하라.SimulationSimulation0.218ms0.228ms11.8V-11.8V(B) R=2kΩ으로 설계하고 PSPICE로 얻어진 , , 의 파형을 제출하라. 또한, , , , 의 값을 제출하라.SimulationSimulation1.00ms1.00ms11.8V-11.8V(C) (A), (B)에서 설계한 oscillator와 3.1에서 설계한 oscillator를 비교하여 R의 영향을 기술하라.3.3(A), (B)와 3.1에서 설계한 oscillator의 R을 비교해보면 (A), 3.1, (B) 순으로 커진다. 와 은 11.8V, -11.8V로 모두 같았다. 그러나 과 는 (A), 3.1, (B) 순으로 커지는 것을 알 수 있다. 이를 통해 R과 T가 비례한다는 것을 알 수 있다. 또한 3.2(C)에서 T와 β가 비례하다는 것을 알 수 있으므로 R과 β 또한 비례한다.

공학/기술| 2024.03.05| 5페이지| 2,000원| 조회(164)

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중앙대 전자회로 설계 실습 예비보고서 9_피드백 증폭기 (Feedback Amplifier)

설계실습 9. 피드백 증폭기 (Feedback Amplifier)3. 설계실습 계획서3.1 Series-Shunt 피드백 회로 설계(A) 그림1 회로를 simulation하기 위한 PSPICE schematic을 그린다. 전원 전압원은 12V로 고정하고 입력저항 및 부하저항을 1kΩ, 피드백 저항은 =2가 되도록 , 값을 설정하고, Simulation Profile에서 Analysis type을 DC Sweep으로 설정하고서 입력 전압원의 값을 0V에서 +6V까지 0.1V의 증분으로 증가시킴에 따라 부하저항 양단의 출력전압이 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 그려라.(B) 단계 3.1(a)에서 그린 PSPICE schematic에서 입력저항을 10kΩ, 부하저항을 100Ω으로 하고 단계 3.1(a)와 같은 작업을 반복해서 부하저항 양단의 출력전압이 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 그려라.(C) 단계 3.1(a)과 3.1(b)에서 얻어진 transfer characteristic curve를 비교하고 분석하라.3.1(a)와 3.1(b)에서 얻어진 transfer characteristic curve는 서로 같다. Op amp의 gain이 충분히 클 때는 입력 전압과 피드백 전압의 값이 같고, 피드백 전압과 저항의 관계식에 의해 출력전압이 결정된다. 따라서 3.1(a)와 3.1(b)에서 입력저항과 부하저항이 변해도 출력전압에 영향을 주지 않아 같은 출력파형을 보이게 된다.(D) 단계 3.1(b)에서 입력 전압원을 2.0V로 고정하고 전원 전압원을 0V에서 12V까지 증가시켜 가며 출력 전압이 어떻게 변하는지 시뮬레이션 결과를 보여라. 특정 전압 이상에서는 출력 전압의 변화가 없다. 그 이유를 설명하라.입력전압을 2V로 고정하면 출력전압은 입력전압과 저항 , 에만 관계가 있으므로 4V로 고정된다. 하지만 전원전압 가 출력전압보다 작아질 때에는 출력전압이 전원전압의 값을 넘지 않는 한도에서 가장 큰 값과 같아지게 된다.3.2 Series-Series 피드백 회로 설계그림2 회로를 simulation하기 위한 PSPICE schematic을 그린다. 전원 전압원은 12V로 고정하고 입력저항을 1kΩ로 설정한다. LED가 흘릴 수 있는 최대전류를 초과하지 않도록 저항 을 최소값(=0일 때)으로 설정하고 가변저항()과 직렬 연결하여 피드백 저항을 구성한다. 가변저항()값은 임의로 설정하고 Simulation Profile에서 Analysis type을 DC sweep으로 설정하고서 입력 전압원의 값을 0V에서 +10V까지 0.1V의 증분으로 증가시킴에 따라 LED의 출력전류가 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 그려라.*LED를 사용할 경우 LED가 흘릴 수 있는 최대 전류의 크기를 고려해야 한다. 반드시 LED의 데이터시트를 확인한다.단계 3.2(a)에서 그린 PSPICE schematic에서 입력저항을 10kΩ으로 변경한다. 피드백 저항을 구성하고 있는 값은 단계 3.2(a)에서 설정한 값의 1/2배로 줄인다. 같은 작업을 반복해서 LED의 전류가 어떻게 변하는지를 보여주는 입출력 transfer characteristic curve를 그려라.(C) 단계 3.2(a)과 3.2(b)에서 얻어진 transfer characteristic curve를 비교하고 분석하라.각 회로의 출력전류는 의 식을 만족시킨다. 따라서 3.2(a)와 3.2(b)의 출력 전류의 파형은 값에 의해 3.2(b)의 파형이 3.2(a)의 파형보다 2배된 값으로 나타난다.(D) 단계 3.2(b)에서 입력 전압원의 값을 0V에서 +5V까지 0.1V의 증분으로 증가시키고 전원 전압원을 12V에서 10V로 낮추었을 때 LED에 흐르는 전류가 바뀌는지 확인하고 이유를 설명하라.출력전류는 의 식을 만족시키기 때문에 전원전압의 변화는 출력전류에 영향을 주지 않는다.(E) 단계 3.2(b)에서 Analysis type을 Time Domain (Transient)으로, Run to time과 Maximum step을 각각 2m와 1u sec로 설정한 후, VAMPL=5V, FREQ=10Hz인 정현파 입력 전압원에 대한 출력 전류를 도시하라.

공학/기술| 2024.03.05| 8페이지| 2,000원| 조회(122)

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중앙대 전자회로 설계 실습 예비보고서 7_Common Emitter Amplifier의 주파수 특성

설계실습 7. Common Emitter Amplifier의 주파수 특성3. 설계실습 계획서3.1 Common Emitter Amplifier의 주파수 특성(A) 이전 실험의 2차 설계 결과회로( 추가)에 대하여 모든 커패시터의 용량을 10uF으로 하고 CE 증폭기에 100㎑, 20mVpp 사인파를 입력하였을 때의 출력파형을 PSPICE로 Simulation하여 제출하라. 모든 node의 전압과 branch의 전류가 나타난 회로도와 이때의 출력파형을 PSPICE로 Simulation하여 제출하라. 출력전압의 최대값(), 최소값()은 얼마인가? 를 %로 구하라.출력전압의 최댓값 152mV, 최솟값 이다. 따라서 이다.(B) 반올림하여 유효숫자 세 개로 다음 표를 작성한다.SimulationSimulation4.29V7.49uA6.86V1.03mA3.63V1.04mA95.6%137Amplifier gain-94.6V/VOverall voltage gain-15.8V/V(C) 입력신호의 주파수가 10㎐에서 10㎒까지 변할 때 CE amplifier의 주파수 특성을 PSPICE로 simulation하여 그래프로 그려서 제출한다. 수평축은 로그스케일의 주파수로, 수직축은 로그스케일(dB)의 overall voltage gain()으로 설정한다.(D) 입력신호의 주파수가 10㎐에서 Unit gain frequency까지 변할 때 CE amplifier의 주파수 특성을 PSPICE로 simulation하여 그래프로 그려서 제출한다. 수평축은 로그스케일의 주파수로, 수직축은 로그스케일(dB)의 overall voltage gain()으로 설정한다. 3dB frequency 및 unity gain를 구현한다.3.2 주파수특성에 대한 와 커패시터의 영향(A) 를 +10%, -10%로 변경하고 20mVpp 사인파를 입력하였을 때 10㎐에서 Unit gain frequency까지의 주파수 응답특성을 제출하라. Overall gain의 최대값, 그리고 3dB bandwidth와 unity gain frequency를 구하라. 어느 특성이 3.1(d)의 결과와 달라지는지와 그 이유를 서술하라.를 +10%로 변경하면 이다. overall gain의 최댓값은 17.5dB, 3dB bandwidth는 15.7㎒, unity gain frequency는 72.9㎐이다. 3.1(d)와 비교하면 amplifier의 maximum gain은 작아지고, bandwidth는 커졌다.를 -10%로 변경하면 이다. overall gain의 최댓값은 18.6dB, 3dB bandwidth는 14.1㎒, unity gain frequency는 72.9㎐이다. 3.1(d)와 비교하면 amplifier의 maximum gain은 커지고, bandwidth는 작아졌다.값의 변화에 따라 band의 데시벨이 변화하는 것을 알 수 있었고 이는 overall voltage gain인 의 증가/감소와 같다. 저항 의 영향으로 open loop gain은 로 표현되고, overall voltage도 영향을 받아 (1+)만큼 이득이 감소된다. 따라서 를 변화시켰을 때 변화한 overall voltage gain은 로 나타낼 수 있다.(B) 만 0.1㎌으로 변경된 CE 증폭기에 20mVpp 사인파를 입력하였을 때 10㎐에서 Unit gain frequency까지의 주파수 응답특성을 제출하라. Overall gain의 최대값, 그리고 3dB bandwidth와 unity gain frequency를 구하라. 어느 특성이 3.1(d)의 결과와 달라지는지와 그 이유를 서술하라.overall gain의 최댓값은 18.0dB, 3dB bandwidth는 15㎒, unity gain frequency는 7.20㎑이다. 3.1(d)와 비교하면 amplifier의 maximum gain과 bandwidth는 차이가 없었지만 unity gain frequency가 100배 정도 커졌다.다른 소자값들이 고정되어 있는 상태에서 의 값을 줄이면 low cut-off frequency 값은 그 영향을 받아 커지게 된다. 3.1(d)에 비해 의 값이 1/100로 감소되었기 때문에 커패시터 임피던스 성분은 1/jwC로 약 100배 증가하게 된다.(C) 만 0.1㎌으로 변경된 CE 증폭기에 20mVpp 사인파를 입력하였을 때 10㎐에서 10㎒까지의 주파수 응답특성을 제출하라.(D) 두 개의 만 0.1㎌으로 변경된 CE 증폭기에 20mVpp 사인파를 입력하였을 때 10㎐에서 Unit gain frequency까지의 주파수 응답특성을 제출하라. Overall gain의 최대값, 그리고 3dB bandwidth와 unity gain frequency를 구하라. 어느 특성이 3.1(d)의 결과와 달라지는지와 그 이유를 서술하라.overall gain의 최댓값은 18.0dB, 3dB bandwidth는 15.0㎒, unity gain frequency는 212㎐이다. 3.1(d)와 비교하면 amplifier의 maximum gain과 bandwidth는 변화가 없지만 unity gain frequency는 커졌다.다른 소자값들이 고정되어 있는 상태에서 의 값을 줄이면 low cut-off frequency 값은 그 영향을 받아 커지게 된다. 3.2(b)에서 의 값을 줄인 것에 비해 의 값을 줄인 것이 영향이 작다는 것을 알 수 있다.(E) 두 개의 만 0.1㎌으로 변경된 CE 증폭기에 20mVpp 사인파를 입력하였을 때 10㎐에서 10㎒까지의 주파수 응답특성을 제출하라.(F) 다음 표를 작성한다.2차 설계10% 증가10% 감소0.1㎌0.1㎌18.1dB17.5dB18.6dB18.0dB18.0dB3dB bandwidth15.0㎒15.7㎒14.1㎒15.0㎒15.0㎒Unity gain Frequency72.9㎐72.9㎐72.9㎐7.20㎑212㎐(G) 100㎑, 200mVpp 사인파를 이 증폭기에 인가하려면 function generator의 출력전압(Vpp)을 얼마로 설정해야 하는가? 앞의 “Oscilloscope와 Function Generator”에서 설명한 바와 같이 function generator의 화면에 표시되는 전압은 function generator의 출력단자에 부하 을 연결했을 때 이 저항에 걸리는 전압의 peak-to-peak 값이며 function generator의 내부에서는 그 두 배의 전압이 발생되고 있음을 명심하라!20mVpp 사인파를 증폭기에 인가하기 위해서는 그 절반인 10mVpp를 function generator의 출력전압으로 설정해야 한다.

공학/기술| 2024.03.05| 6페이지| 2,000원| 조회(156)

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