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중앙대학교 아날로그및디지털회로 결과보고서 10

설계실습 내용 및 분석8-4-1 PSPICE를 활용한 RS 래치 구현 및 동작PSPICE를 사용하여 아래 그림의 회로를 구현 및 동작시키고, 결과값이 아래 실험의 결과값과 같은 지 비교한다.구성한 회로는 위의 사진과 같다. CLK의 경우 5V로 계속 high를 넣어줄 때와 0V의 low를 계속 넣어줄 때로 나누어 분석을 진행한다.먼저 CLK가 5V, 즉 high일 때이다.입력 파형으로는 사각 펄스 입력을 사용하였으며, S 신호는 4us의 주기, 2us의 진폭을 가진 초록색 파형, R 신호는 5us의 주기를, 3us의 진폭을 가진 빨간색 파형을 사용하였다.출력 결과로 나타난 파란색 파형은 논리 게이트를 지나며 weak해진 신호지만, 각각 3V, 1.2V 정도로 high, low를 구별할 수는 있다. 따라서 3V의 경우 high로, 1,2V의 경우 low로 인식한다.먼저 0~2us사이의 S, R 모두 1인 경우는 보통 금지된 입력이다. 하지만 논리 게이트를 지난 결과는 high로 측정되었다.2us~3us에서 S는 low, R은 high일 경우 출력 Q는 low를 가진다.3us~4us 사이의 S,R 둘 다 low일 경우는 Q는 Low를 가지며, 이는 이전 신호를 hold하는 것으로 판단할 수 있다.4us~5us 사이의 S는 high, R은 low를 가질 때 Q는 high이다.이후는 같은 분석이 반복되며, 둘 다 high일 경우 Q도 high로 관찰이 되지만 실제 실험이나 논리표 상태로는 금지된 입력에 해당하는 값이다. 시뮬레이션 결과를 정리한 표는 실제 논리표와 같다.CLKSRQ100HOLDHOLD*************xx표에서 X는 금지된 입력을 말한다.다음은 CLK가 low일 때이다.CLK가 low일 때는 회로의 입력 S, R과 무관하게 동작하지 않은 것을 확인할 수 있다.8-4-2 Bread Board를 활용한 RS 래치 구현 및 동작(A) 아래 그림의 회로를 74HC00을 사용하여 구성하고, 입력에 대한 결과를 확인한다. 관찰될 수 있는 상태도를 그리고 예비보고서의 결과와 비교한다.구성한 회로는 위와 같다.실험 과정을 나타낸 표이다. 오실로스코프 파형 사진으로만 결과 해석이 어렵기 때문에 실제 실험 과정을 증명하는 사진만 첨부하고, 결과 분석은 실험을 진행했던 순서에 맞춰 분석해 나간다.순서SRCLKQQB**************************1*************10S, R, CLK의 세 신호를 입력하였으며, 출력은 Q와 QB이다.순서대로 분석을 진행해보면 먼저 모두 0, 0, 0을 넣었을 때는 Q는 1이 나왔다.다음으로 CLK 스위치를 켰을 땐 그대로 Q는 1이었다.다음으로 S 스위치를 키면 Q는 1을 출력한다. CLK를 끄면 그대로 출력이 유지되었다.다음으로 S 스위치를 끄고, R 스위치를 켰더니 Q는 1으로 그대로 유지되었다. 이는 CLK가 0이기 때문에 출력 값이 변하지 않는 것이다.다음으로 CLK 스위치를 다시 키면 회로는 다시 동작하며 R값을 읽고 Q는 0을 출력하게 된다.마지막으로 S를 다시 키고, R을 꺼 출력 Q가 1로 바뀌는 것을 확인한다. 이를 통해 SR LACTH는 edge sensative가 아닌 level sensative인 것을 확인할 수 있다.다음은 실험 결과를 나타내는 사진이다. 출력이 서로 반전된 결과를 얻은 것을 확인할 수 있다. 노란색이 Q, 초록색 파형이 QB이다.이를 이용한 상태도 차트는 다음과 같다.CLKSRQ(t+1)100Q(t)10101101111X예비 보고서에서 작성한 상태도 그림과 같은 결과임을 확인할 수 있다.8-5. RS 플립플롭의 구현 및 동작(A) 아래 그림의 회로를 74HC00과 74HC04를 사용하여 구성하고 입력에 대한 결과를 확인한다.구성한 회로는 위와 같다.마찬가지로 오실로스코프 파형으로만 결과 해석이 어렵기 때문에, 입력 신호를 넣어준 순서에 따라 실험 결과를 분석한다. 실험 사진은 첨부만 진행한다.순서SRCLKQQB*************10*************1*************810001910110먼저 0, 0, 0을 넣는다. 출력 Q는 1의 값이다.다음으로 S 스위치를 작동시키면 그대로 Q는 1이다.다음으로 CLK를 동작시켜도 Q 출력은 그대로 1이다.S 스위치를 끄고, R 스위치를 켜도 Q 출력은 그대로 1이다.다음으로 CLK를 꺼도 출력은 변하지 않았다. 하지만 다시 CLK를 키는 순간 Q는 1에서 0으로 변하였다. 이 과정에서 CLK의 rising edge에 반응한다는 것을 짐작할 수 있다.다음으로 S 스위치를 키고, R 스위치를 껐다. Q 출력은 그대로 0이다.다음으론 CLK를 껐다. 출력은 그대로 0이었다.다시 CLK를 키는 순간, S의 값을 읽고 Q 출력은 0에서 1로 바뀌었다. 이 과정에서 CLK의 rising edge에 반응한다는 것을 확인할 수 있다.실험 결과를 나타낸 사진이다.출력이 서로 반전된 결과를 얻은 것을 확인할 수 있다. 노란색이 Q, 초록색 파형이 QB이다.(B) 해당 회로의 타이밍 차트를 작성한다. (교재 참고)타이밍 차트를 작성하면 위와 같다.(C) 위의 플립 플롭은 positive edge-triggered인가, negative edge-triggered인가?RS 플립플롭 구현 실험의 (A) 단계에서 진행한 실험에서 확인할 수 있듯이, CLK가 켜지는 순간 약간의 연산 시간, 즉 delay를 가진 이후에 출력 결과가 바뀌는 것을 확인할 수 있었다. 따라서 구성한 플립 플롭은 rising edge sensitive, 즉 positive edge-triggered인 회로이다.결론먼저 SR LATCH를 Pspice의 프로그램으로 구성하였다. 이를 통해 얻은 결과는 예비보고서에서 작성한 것과 일치하는 상태표를 얻었다. 추가된 점은 CLK 신호를 따로 입력해준다는 점이었는데, CLK가 HIGH일 때는 예비보고서처럼 정상 동작을 하고 정상 출력을 나타나는 것을 확인할 수 있었지만 CLK가 LOW일 때는 S, R의 변화가 생겨도 회로의 출력 값이 변하지 않는다는 것을 확인할 수 있었다.다음은 실제 실험으로 SR 래치를 구성하였다. 실험 결과에서 설명했던 것처럼 입력 순서에 따라 분석을 진행하였고, SR 래치가 정상 작동하는 것을 확인할 수 있었다. 또한 구성한 래치는 LEVEL triggered에 의한 회로임을 확인할 수 있었다.마지막으로 SR 플립 플롭을 구성하여 실험을 진행하였다. 마찬가지로 실험 결과에서 설명했던 입력 순서대로 분석을 진행하였고, 구성한 플립 플롭은 래치와는 다르게 CLK의 positive edge trigger에 의해 반응하는 회로임을 확인하였다. 플립 플롭, 래치 모두 오실로스코프의 출력 파형으로만 결과를 해석하고 설명하는 것은 쉽지 않기 때문에 순서에 따른 해석이 중요하다고 판단하여 이를 통해 결과 분석을 진행하였다. 따라서 오실로스코프의 파형은 첨부만 하였다. 하지만 분명하게 전체 실험은 모두 직접 진행하였고 직접 얻은 결과로 분석을 진행한 것임이 분명하다.전체적인 실험을 통해 SR 래치는 Level trigger, SR 플립 플롭은 positive edge trigger임을 확인하였다.실험을 처음에 구상하였을 때는 스위치와 다이오드를 추가로 사용하여 구성한 회로였다. 하지만 이 회로의 실험 과정에서는 스위치를 동작시킬 때 power supply의 전류가 과부하되는 현상이 발생하였다. 처음에는 이를 모르고 논리 게이트 소자의 불량, 회로를 잘못 구성한 것으로만 판단하여 회로를 다시 구성하고, 실험 장비, 소자 등을 교체하고 여러 차례에 걸쳐 실험을 다시 진행하였다. 결과 분석 과정에 첨부한 사진을 보면 최종적으로 플립 플롭의 결과를 얻은 회로는 스위치나 다이오드가 없는 것을 확인할 수 있다. 실험 실패의 원인을 찾는 과정에서 다른 조들보다 많은 시간이 걸렸지만 결과적으로 성공적인 실험 결과를 얻을 수 있었다. 이전의 실험들은 논리 게이트의 불량이 많았어서 이번 실험도 논리 게이트의 불량이라고 미리 생각하고 이에 집중하여 실패 원인을 찾는 것이 잘못된 것 같았다. 다음 실험부터는 전체적인 소자들의 상태를 점검하고, 선입견을 가지고 분석하기보단 전체를 보고 판단함의 중요성을 다시 깨닫는 중요한 실험이었다고 생각한다.

공학/기술| 2025.04.06| 11페이지| 2,500원| 조회(86)

중앙대학교, 전자전기공학부, 아날로그및디지털회로설계실습, 아날로그설계실습, 결과..

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중앙대학교 아날로그및디지털회로 결과보고서 5

설계실습 내용 및 분석5-4-1 적분회로를 응용한 전압제어 발진기 회로실험 진행에 앞서 pspice로 구상한 회로는 위의 사진과 같다. 위의 사진으로 토대로 작성한 회로는 아래와 같다.실제 실험에 사용한 저항 값들을 정리하여 표로 나타내었다.저항(표기값) Ω저항(실측값) Ω100101.5200201.95k5.003k10k10.013k20k20.02k각각 사용한 개수는 2개 이상으로 많았지만 평균적인 값을 작성하였다.5-4-2 구현한 회로의 동작(주파수 변화측정)제어 전압 Vc를 0.5 V 단위로 하여 0.5 V부터 4.5 V까지 변화시키며 측정된 출력 주파수를 기록한다. (오실로스코프 측정 결과)-Vc = 0.5V(8.033kHz)-Vc = 1.0V(10.978kHz)-Vc = 1.5V(13.636kHz)-Vc = 2.0V(15.538kHz)-Vc = 2.5V(16.545kHz)-Vc = 3.0V(17.119kHz)-Vc = 3.5V(17.400kHz)-Vc = 4.0V(17.344kHz)-Vc = 4.5V(17.3630kHz)위의 실험 결과에서 얻은 값을 정리하면 다음의 표가 완성된다.입력전압(Vc)출력 주파수(Hz)0.58.033k1.010.978k1.513.636k2.015.538k2.516.545k3.017.119k3.517.4k4.017.344k4.517.363k3.5V일 때 4.0V, 4.5V 보다 큰 주파수 값을 나타내지만 이는 분석 과정에서 생긴 측정기기의 흔들림에 의한 오차라고 판단된다. 이를 그래프를 이용하여 나타내면 다음과 같다.그래프를 분석해보면 입력전압이 3V정도부터 출력파형의 주파수는 약 17.4kHz로 포화되는 것을 알 수 있다.또한 오실로스코프의 파형에서 입력 전압이 커질수록 출력 전압 파형이 조금씩 왜곡되는 현상을 확인할 수 있었는데, 이는 회로를 구성하고 있는 R, C 소자가 고주파 대역에서 특성을 제대로 나타내지 못하기 때문에 이러한 현상이 나타나는 것이다.5-4-3 구현한 회로의 동작(Gain 측정)5-4-2에서 구한 Data를 바탕으로 Vc-Freq 그래프를 그리고, 전압제어 발진기의 Gain (그래프의 기울기, 단위 : Hz/V)를 구한다.그래프에서 포화되는 곳의 특성이 아닌, 선형적으로 gain이 증가하는 곳만의 값을 읽어 기울기를 읽는다. 입력전압을 더 키운다고 해도, 주파수의 값은 17.4kHz 근처로 나올 것이라 정확한 gain 값을 확인할 수 없을 것이다. 그래프를 보면 입력 전압이 0.5V~2V까지는 거의 선형적으로 증가하는 것을 확인할 수 있다. 따라서 0.5V와 2V에서의 기울기 값을 읽어 gain이라 할 것이다.입력전압(Vc)출력 주파수(Hz)0.58.033k2.015.538kGain = (15.538k-8.033k)/1.5 = 5.033kHz/V기울기는 5033Hz/V로 계산된다.예비 보고서 작성시 1V에서 9.1kHz, 2V에서 13.379kHz로 gain은 4279Hz/V였다. 이는 pspice에서 구상한 회로에 비해 실제 회로를 구성하면서 생긴 부가적인 저항, 소자의 오차 등으로 약간의 차이가 발생한 것으로 생각된다. 하지만 결론적으로 입력전압이 커짐에 따라 회로의 출력 주파수가 포화되고, 낮은 입력전압에서는 선형적으로 주파수의 값이 커지는 부분을 찾을 수 있었다는 점에서 동일한 특성을 얻은 것이 중요하다고 생각된다.결론적분기, 슈미트 회로를 이용한 전압제어 발진기 회로를 구성하여 만들고 실험을 진행하였다. BJT를 연결하여 스위치 역할을 할 수 있는 것 또한 확인할 수 있었고, 입력 전압을 변화시키며 실험을 진행하여 출력되는 전압 파형의 주파수를 확인하고 이론적으로는 이 수식이 어떻게 나오게 되었는지도 확인할 수 있었다. 오실로스코프로 파형 분석을 하며 입력 전압이 커질수록 출력 파형이 조금 찌그러지는 듯한 형태를 확인하였는데, 이는 회로를 구성하는 R, C 소자들이 고주파 영역에서 원래 소자의 특성을 제대로 못 나타내기 때문에 생기는 영향이라고 판단하였다.입력 전압이 커질수록 출력 파형의 주파수는 선형적으로 증가하다가, 약 3V부터 포화되는 듯한 특성을 나타내는 것을 확인할 수 있었다. 포화된 출력 주파수는 약 17.4kHz였다. 실험을 통해 얻은 linear한 부분의 gain은 5033Hz/V이고, pspice에서 얻은 값은 4279Hz/V였다. 이론적인 부분과 약간 차이가 발생하는 것을 확인하였는데, 사용한 저항, 커피시터 등 소자의 값에 약간 오차가 존재한다는 점과 실제 회로를 구성하면서 생긴 부가적인 저항, 리액턴스 등의 영향으로 인해 발생한 것이라고 생각된다.회로 구성, 출력 파형 등 전체적인 실험은 성공적이었지만 pspice 프로그램과 약간의 오차가 발생하는 것이 아쉬웠다. 만약 다음에 다시 실험을 진행할 기회가 된다면, 오차를 줄여 프로그램의 이론 값과 좀 더 비슷한 값을 얻기 위해 실험을 진행해야겠다고 생각하였다.

공학/기술| 2025.04.06| 10페이지| 2,500원| 조회(67)

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중앙대학교 아날로그및디지털회로 결과보고서2

설계실습 내용 및 분석2-4-1 PWM 제어회로- PWM 제어 회로도 (사진)UC3845 소자를 사용하여 회로를 구성하였다. 구성한 회로는 예비 보고서에서 설계한 내용을 바탕으로 구성하였으며, 4번핀과 6번핀에 오실로스코프를 연결하여 파형 분석을 진행한다. 4번과 8번에 연결되어 있는 가변 저항의 값을 조절하여 분석하고자 하는 스위칭 파형을 설계한다.- 주어진 성능 (스위칭 주파수: 12.5 kHz, 출력전압: 0~10V) 확인오실로스코프의 Ch1에 6번 핀을 연결하여 분석한 결과 사각파가 발생하는 것을 육안으로 확인하였다. 또한 Max 16.3V, Min -0.1V가 측정되었다. 이 때 한 주기의 주파수는 12.392kHz이고, 우리가 설계하고자 하는 12.5kHz에 근접하게 설계하였다. 기계의 오차로 약 0.1kHz 정도 흔들리는 것을 확인하였다. 이는 주기로 변환하였을 때 80.69us가 계산된다. 이 때 가변 저항의 값은 6.702kΩ을 사용하였다.4번 핀에서의 출력은 다음과 같은 톱니 모양의 삼각파가 발생하는 것을 확인하였다. 이는 이론과 같은 파형이며, Max 2.15V, Min 0.6V가 발생하는 것을 확인하였다.- 출력 파형 결과 및 분석실험을 진행하며 초점을 두었던 것은 12.5kHz 스위칭 주파수를 맞추는 것이었다. 이에 따라 측정된 6번 핀의 Max, Min의 출력전압은 예상했던 0~10V보다 큰 0~16V로 오차가 발생하는 것을 확인할 수 있었다. 이는 UC3845의 datasheet를 보면 Voltage Out의 Min 규정만 있고 Max에 대한 규정이 따로 없고, 우리가 설계한 회로도에서도 이상이 없었으므로 옳게 진행했다고 판단하였다. 또한 4번 핀에서 톱니파가 나오는 것도 확인하였다. 실험 과정에서 생긴 오차는 주변 저항이나 소자의 차이로 인해 발생하는 오차라고 생각되고 실험을 진행하였다. 전체적인 실험에서 우리가 구상한 회로를 통해 원하는 주파수를 가진 사각 구형파를 출력하는 데 성공하였기 때문에, 출력 전압이 약간 다른 것은 감안onverter- PWM 제어 회로 및 Buck Converter 회로도 (사진)- Rt 변경 시 Q의 Gate 제어 신호 Duty와 출력전압 측정 결과 및 분석RT (kΩ)125710Duty ratio(%)32.3241.8047.3048.4053.3출력전압(V)22.653.553.834.03가변 저항의 크기를 키울수록 출력 전압이 높아지고, Duty Cycle이 증가하는 것을 확인할 수 있다. 구형파 펄스가 IRF540 소자의 Gate에 인가되며, 이 신호가 on, off를 반복하며 L에 축적된 에너지가 다이오드를 통해 출력이 될 때 일정한 직류 전압처럼 출력이 되는 것을 확인하는 실험이다. On, off를 반복하며 사각파와 같은 파형이 출력되고, 이 때 Buck 컨버터의 출력전압 은 D*의 공식을 따른다. 입력 전압이 같고 가변 저항의 크기가 커질수록 출력 전압의 값도 같이 커지고, D의 값도 또한 커지는 것을 확인할 수 있었다. 5개의 가변 저항 값을 샘플링하여 실험을 진행한 결과 출력전압과 저항 값 사이에 비례 관계를 가지는 것을 확인할 수 있었다.RT (kΩ)125710Duty ratio(%)32.3241.8047.3048.4053.3측정값(V)22.653.553.834.03이론값(V)1.6162.092.3652.422.665오차율(%)23.7626.7950.158.2651.2오차율 = (측정값-이론값)/이론값 * 100Buck 컨버터의 출력전압 은 D*의 공식을 따른 이론값은 위의 표와 같다. 이론값과 실제 측정된 값은 오차율 약 60%까지 오차가 매우 크게 나타난 것을 확인할 수 있다. 이는 2-4-1에서 pwm 제어회로를 설계할 때부터 출력이 높게 나왔던 것이 영향을 미쳤을 것이라 생각한다. 또한 실험 과정에서 쓰인 여러 소자들의 영향으로도 측정값이 높게 나왔을 수 있다고 생각한다. Buck 컨버터를 통해 출력되는 전압의 크기는 입력 전압보다 작게 측정되는 것을 확인할 수 있다.아래의 사진은 실험 결과를 찍은 사진들이다. Duty cycle을 분영을 하였다. 아래 사진에선 Duty Cycle만 알아보고 출력 전압은 따로 확인하였다. 출력 전압을 분석할 때는 Vavg 값을 읽어 사용하였다.R = 1kΩR = 2kΩR = 5kΩR = 7kΩ저항이 10kΩ일 때의 사진은 실험 과정에서 실수로 찍지 못하였다. 하지만 분명하게 육안으로 확인하고 다음 과정으로 넘어갔다.2-4-3 Boost Converter- PWM 제어 회로 및 Boost Converter 회로도 (사진)(실험 과정에서 실수로 회로 사진을 찍지 못하였다.)- Rt 변경 시 Q의 Gate 제어 신호 Duty와 출력전압 측정 결과 및 분석RT(kΩ)125710Duty ratio(%)3140.146.547.448.67출력전압(V)7.238.109.339.519.75저항의 값을 5개를 샘플링하여 실험을 진행하였다. 전체적으로 가변 저항의 값이 커질수록 Duty ratio가 증가하고, 또한 출력전압도 증가하는 것을 확인할 수 있었다. Boost 컨버터의 이론적인 출력 값에 대해 실험에 사용한 입력전압을 5V라고 고정하고, 공식 = 의 수식으로부터 이론적인 값을 계산할 수 있다. 계산한 결과는 다음과 같다RT(kΩ)125710Duty ratio(%)32.440.146.547.448.67측정값(V)12.512.713.213.413.6이론값(V)7.3968.3479.3469.5019.74오차율(%)69.052.1541.2341.0339.63오차율 = (측정값-이론값)/이론값 * 100전체적인 오차율은 약 40%~70%로 큰 오차가 발생하였다. 2-4-2의 실험에서도 전체적으로 약 40%의 오차가 발생했던 것처럼 boost 컨버터의 실험에서도 오차가 크게 발생하였다. 사용한 소자의 문제라고 생각하여 실험에 사용한 소자들을 전부 새로 변경하여 실험을 진행하였지만 비슷한 값이 나오는 것을 확인하였다. 또한 팀원들과 구성한 회로를 그대로 비교하여 분석해보았지만 큰 차이가 있던 것이 아니라 실험 장비나 사용한 소자들의 문제가 발생했다고 판단되었다. 값에서의 차이의 의 목적인 입력 전압보다 큰 출력 전압을 가지는 경향성을 파악할 수 있었고 또한 UC3845의 소자를 사용하며 가변저항의 크기를 변경시키고 이에 따른 Duty Cycle의 변화, 출력 전압의 변화가 일어나는 것은 명확하게 확인하였다.다음의 사진들은 Duty Cycle을 분석하며 찍은 사진들이다. 출력전압은 따로 확인하였다. 출력 전압 값을 읽을 때는 V avg 값을 사용하여 기록하였다.R = 1kΩR = 2kΩR = 5kΩR = 7kΩR = 10kΩ결론총 세 가지 실험을 진행하였으며 첫 번째는 PWM 회로를 구성하기, 두 번째는 Buck 컨버터의 출력 확인하기, 마지막으로 Boost 컨버터 회로의 출력을 분석하는 실험을 진행하였다.먼저 첫 번째 실험에선 UC3845 소자를 사용하여 PWM 회로를 구성하였고, 12.5kHz의 주파수, 즉 80us의 주기를 가진 사각 구형파를 출력으로 나타나도록 설계하였다. 이 때 datasheet 상의 출력은 0~10V이지만 실제로 측정된 값은 0~15V 정도였다. Datasheet를 분석하면 출력 전압의 최소값에 대한 규정이 있고, 좀 더 큰 출력 전압 값에 대해 문제가 없으므로 PWM 회로를 구성하는 데 사용할 수 있음을 확인하였다. PWM 회로를 구성하여 톱니파의 출력과 사각 구형파의 출력을 확인할 수 있었다.두 번째 실험은 Buck 컨버터를 구상하는 실험으로, 가변 저항의 크기를 증가시키며 이에 따른 Duty Cycle(=D)이 증가하고, 출력 전압은 D와 입력 전압의 곱으로 나타나며 입력 전압이 일정할 때 D가 증가함에 따라 출력 전압도 증가하는 것을 확인할 수 있었다. 실험의 오차는 약 20~50%로 크게 발생하였다. 이를 해결하기 위해 다른 소자들을 사용하고 실험에 사용한 회로를 바꾸는 등 여러 차례 실험을 진행하였지만 결과는 비슷한 값이 나왔고 회로를 구성하는 소자들 사이의 상호작용, 기기적인 문제, 소자 내부의 불량 등으로 인해 이런 결과가 나타났다고 결론을 내렸다.세 번째 실험은 Boost 컨버터를 구상하여 실화를 주며 5번의 실험 결과를 확인하였다. 가변 저항의 값이 커질수록 Duty Cycle의 값도 커지며, 이에 따라 출력 전압의 크기도 커지는 것을 확인하였다. Boost 컨버터의 출력 전압 공식 으로 D가 커질수록 출력 전압도 커지는 것을 확인할 수 있었다. 이 실험에서의 오차는 약 50% 정도로, 예상과는 크게 다른 결과를 나타내었다. 이 또한 소자의 문제, 회로 구성의 문제 등이 문제라고 생각하고 다른 부품들과 다른 회로로 실험을 진행하였지만 비슷한 결과가 나타나는 것을 확인하였다.각각의 실험에서 가변 저항의 크기가 바뀌면 출력 전압도 바뀌게 되었는데 이는 저항에 흐르는 전류 공식 , I= /2, 옴의 법칙을 적용하여 부하저항의 값이 커질수록 출력전압이 커지는 것을 확인할 수 있었다.다른 테이블의 실험 부품까지 사용해서 2,3번 실험을 각각 2번씩 진행하였으나 결과에서 큰 차이가 발생하지 않음을 확인하였다. 두 차례씩 진행하였기 때문에 표본이 크지 않아 사용했던 소자들의 불량 문제라고 단정지을 순 없었지만 팀원들끼리 구상했던 회로를 서로 비교하고 분석해본 결과 정확한 오차 원인에 대해서는 뚜렷하게 밝혀 낼 수는 없었다. 따라서 전체적인 실험의 오차 원인으로는 소자의 내부 불량 문제, 회로를 구성한 소자들의 문제, 측정 장비의 오류 등 여러 원인이 전반적으로 영향을 미쳤다고 결론을 내렸다. 하지만 실험의 본질적인 목표인 PWM회로를 구성하고 가변 저항의 값을 조절하며 이것이 Duty Cycle에 어떤 영향을 미치는지, 또한 Buck 컨버터와 Boost 컨버터 회로에서 Buck 컨버터는 입력 전압에 비해 작은 출력 전압을 나타내는 것, Boost 컨버터를 사용하면 입력 전압에 비해 큰 출력 전압을 나타내는 것을 확인할 수 있었다. 전체적으로는 오차가 많이 발생한 부족한 실험이었다. 다음 번에 다시 이 실험을 진행할 기회가 생긴다면 다른 회로 구성으로 접근하고 소자의 불량 유무, 새로운 브레드보드 등 불량 상태의 유무를 제대로 확인하고 실험을 진행한다면 좀 더한다.

공학/기술| 2025.04.06| 14페이지| 2,000원| 조회(87)

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중앙대학교 아날로그및디지털회로 예비보고서8

설계실습 계획서9-3-1 전가산기 설계(A) 전가산기에 대한 진리표를 작성한다.ABCinSCout0**************************1011100111111(B) Karnaugh 맵을 이용하여 간소화된 Sum of product 또는 Product of sum 형태의 불리언 식을 구한다.먼저 출력 S에 대한 카르노 맵을 구해본다.Cin/ AB*************11010S = + + + =다음은 Cout에 대한 카르노 맵이다.Cin/ AB*************10111Cout = + + + = BC + AC + AB =(C) 위에서 구한 간소화된 불리언 식에 대한 2-level AND-OR(NAND-NAND) 또는 OR-AND(NOR-NOR) 로직 회로를 설계한다.S를 표현한 것은 위와 같다. 2-LEVEL AND-OR로 표현한 것이다.S = + + +Cout을 나타내면 다음과 같다. 2-LEVEL AND-OR로 표현한 것이다.Cout = BC + AC + AB(D) XOR gate를 이용하여 보다 간소화된 다단계 조합 논리 회로를 설계한다.S =위 식을 바탕으로 XOR 게이트로 회로를 구성하면 다음과 같다.Cout =위 식을 바탕으로 XOR, AND, OR 게이트로 회로를 구성하면 다음과 같다.(E) 설계한 회로 중 하나를 선택하여 2Bit 가산기 회로를 설계한다.Xor gate를 포함한 논리 함수를 사용한다. 2Bit 가산기는 1bit 전가산기 2개를 연결한 형태이다.

공학/기술| 2024.08.06| 5페이지| 2,000원| 조회(47)

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중앙대학교 아날로그및디지털회로 예비보고서2

설계실습 계획서 2-3-1 PWM칩(UC3845)을 이용하여 아래 성능의 PWM 제어 회로를 설계하시오. - 출력전압 : 0 V ~ 10 V (peak to peak) - 스위칭 주파수 f : 12.5 kHz Pwm 제어 회로는 오차증폭기, 비교기, 구동회로 로 구성되어 있다. 오차 증폭기 단에서 기준전압과 출력전압의 오차를 증폭시켜 준다. 이후 비교기 단에서 톱니파와 비교하여 오차에 상응하는 구형파를 생성한다. 출력 전압의 오차에 따라 펄스폭을 줄이거나 늘리면서 스위치를 제어한다. 이러한 회로를 PWM 제어 회로라고 한다. UC3845의 datasheet을 참고하면, 기준 출력 전압은 5V(typ), 출력전압이 0.1V(typ)과 13.5V(typ) 사이의 값을 가지는 것을 알 수 있다. 따라서 우리가 설계하고자 하는 0V~10V의 회로 설계를 진행하는데 사용할 수 있을 것이다. 8번 핀에 연결되어 있는 R2 가변 저항의 크기를 조절하여 구형파 펄스의 스위칭 주기 값을 변조시켜 실험을 진행한다. 2-3-2 PWM 제어 회로와 Buck Converter 회로를 이용하여 아래 성능의 SMPS를 설계하시오. - 스위칭 주파수 f : 12.5 kHz - 입력 전압 Vi : 5 V - 출력 전압 Vo : 2.5 V 스위칭 주파수는 12.5kHz이고, 이는 이다. 따라서 스위칭 주기 는 80us이다. Buck 컨버터에서 주 스위치 Q가 ON일 때, L에 걸리는 전압은 = - 이다. 스위칭 주파수 12.5kHz가 충분히 높다고 생각하고, 이 상황에서 스위칭으로 인한 영향들을 무시한다고 가정하면 = - 로 근사할 수 있다. 따라서 인덕터 전류 의 리플 는 = 로 쓸 수 있다. 같은 방법으로 스위치 Q가 OFF일 때, = 로 표현된다. Q가 on, off일 때 는 같고 식을 정리하면 = D 이다. 이를 이용하면 D=0.5, D’=0.5다. 실험에서 사용한다고 주어진 인덕터의 값 470uH을 이용하여 L = 의 수식으로부터 회로의 전류 = 0.213A가 계산된다. 또한 연속 및 불연속의 경계에서 최소 전류 조건을 이용하면 의 수식으로 =0.213A를 대입하여 =0.426A가 계산되고 은 최소값이 0A로 더 작아질 수 없다. 출력 전압 2.5V와 =0.213A의 조건을 옴의 법칙에 적용시켜 R = 11.75Ω 이하로 사용해야 한다는 것을 알 수 있다. = D의 식에서 알 수 있듯이 출력전압은 항상 입력전압보다 낮은 범위에서 나타난다. 따라서 이러한 Buck 컨버터를 강압형 컨버터라고 한다. 실험에 사용할 회로는 다음과 같다. R2값은 상황에 맞게 조정할 가변 저항이고 나머지 소자의 값들은 고정이다. R5 또한 위에서 구했듯이 11.75Ω보다 작은 크기의 값을 사용하면 된다. 2-3-3 PWM 제어 회로와 Boost Converter 회로를 이용하여 아래 성능의 SMPS를 설계하시오. - 스위칭 주파수 f : 12.5 kHz - 입력 전압 Vi : 5 V - 출력 전압 Vo : 10 V 스위칭 주파수는 12.5kHz이고, 이는 이다. 따라서 스위칭 주기 는 80us이다. Boost 컨버터에서 흐르는 전류는 KCL 법칙에 따라 이다. 인덕터 쪽에는 입력 전류가 항상 흐르지만, 다이오드는 Q 스위치가 off일 때만 흐르게 된다. 따라서 스위치가 off일 때만 다이오드를 넘어 전류가 방출되게 된다. Boost 컨버터에서 Volts-sec 평형 조건을 이용하여 식을 쓰면 = ( 이를 정리하여 문제에서 주어진 입력 전압과 출력 전압, 스위칭 주기의 값을 대입하면 D = 0.5가 계산된다. 식 을 다시 쓰면 = = 0.426A가 계산된다. 연속 및 불연속의 경계에서 최소 전류 조건을 이용하면 의 수식으로 는0.213A가 계산된다. 이를 출력전압 10V와 옴의 법칙을 적용시키면 R = 46.95Ω이 계산된다. 설계한 은 연속 및 불연속 경계 조건의 최소값으로, 더 작아지면 안 되기 때문에 연결하는 R5 저항의 값은 46.95Ω보다 작은 값으로 설계를 하여 실험을 진행한다.

공학/기술| 2024.08.06| 6페이지| 2,000원| 조회(90)

중앙대학교, 전자전기공학부, 아날로그및디지털회로설계실습, 아날로그설계실습, 예비..

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