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MOSFET(예비) - 실험물리학II A+ 레포트

MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(예비레포트)과목명 : 실험물리학 II과목코드-분반 :담당교수 : 교수님담당조교 : 조교님학과 : 물리학과학번 / 이름 :목차실험 목표실험 이론금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET)E-MOSFET, D-MOSFETE-MOSFET의 전기전달특성실험 장비 및 재료실험 장비함수발생기 : Tektronix AFG2021오실로스코프 : Tektronix TBS1102B-EDU디지털 멀티미터NI ELVIS실험 재료2N3904, 2N7000저항, 전원실험 방법E-MOSFET의 전기전달특성E-MOSFET의 전압분배 바이어스E-MOSFET의 아날로그 스위칭참고 문헌실험 목적MOSFET의 기본 작동 원리를 배운다.MOSFET을 적절하게 작동시키는 회로를 학습하고 MOSFET의 기본 응용인 증폭과 스위칭 회로를 구성하고 확인한다.실험 이론(1) 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)E-MOSFET, D-MOSFETN채널 MOSFET은 메인 기판이 p, 소스와 드레인은 n타입이다. 소스와 드레인의 전압이 메인 기판의 전압보다 큰데, 그 이유는 게이트와 기판 사이에 있는 산화물층이 공핍층처럼 작용하기 때문이다.N채널 E-MOSFET은 VG가 커지면 메인 기판의 양공이 아래로 밀려나고 게이트 아래로 전자의 층이 형성된다. 이를 반전층이라고 한다. 반전층이 생성됨으로써 소스와 드레인이 연결되고 VG가 일정 수준 이상이 되면 채널 영역이 완전히 형성된다. 이에 따라 MOSFET 내부에 전류가 흐르게 된다. 전류는 채널 영역에서만 흐르고 그 외에서는 흐르지 않는다.D-MOSFET은 소스와 드레인 사이의 채널이 이미 형성되어 있는 MOSFET이며 VGS=0V일 때도 전류가 흐른다. VG0이면 채널이 넓어져 전류가 증가한다. 이번 실험에서는 조건에 상관없이 전류가 흐르는 D-MOSFET 대신에 E-MOSFET만을 이용하여 MOSFET의 전기적 특성을 알아볼 것이다.E-MOSFET의 전기전달특성VGS=0V이면 소스와 드레인을 연결해 주는 채널 영역이 형성되지 않았으므로 MOSFET 내부에는 전류가 흐르지 않는다. VGS를 점점 높일 때 VGS

공학/기술| 2026.01.31| 18페이지| 1,500원| 조회(19)

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Junction Field Effect Transistor(결과) - 실험물리학II A+ 레포트

Junction Field Effect Transistor(결과레포트)과목명 : 실험물리학 II과목코드-분반 :담당교수 : 교수님담당조교 : 조교님학과 : 물리학과학번 / 이름 :목차실험 결과JFET의 특성곡선과 전달특성곡선JFET의 VGS-VDS 특성자기 바이어스(Self-bias)와 Q점분석JFET의 특성곡선과 전달특성곡선그래프 1 분석JFET의 VGS-VDS 특성그래프 2 분석자기 바이어스(Self-bias)와 Q점표 6 분석표 7 분석토의JFET의 활용스마트 하우스참고 문헌실험 결과JFET의 특성곡선과 전달특성곡선 실험 1 회로VDD(V)VDS(V)ID(mA)00010.1321.31520.3262.89730.6014.57541.006.18651.567.37262.337.99573.268.27284.238.40495.218.484106.208.533 VGG=0V일 때 측정값VDD(V)VDS(V)ID(mA)0-0.160m-1.3671-0.097m-0.00320.1891.29930.4722.73640.9074.05951.584.88862.455.22473.395.37684.365.46395.335.522106.315.565 VGG = 1V일 때 측정값VDD(V)VDS(V)ID(mA)0-0.277-2.0961-0.929m-0.6242102m0.59930.3821.86940.8373.02551.5703.65762.4693.89373.424.01084.394.08395.374.135106.354.175 VGG = 1.5V일 때 측정값VDD(V)VDS(V)ID(mA)0-0.855-4.1731-0.624-2.4052-0.358-1.0103-0.935m-0.00340.7580.40451.700.49962.660.55073.610.58684.600.61495.590.631106.530.655 VGG = 3V일 때 측정값 VDS-ID 그래프 (주황선:VGG=0V, 파란선:VGG=1V, 초록선:VGG=1.5V, 연파랑선:VGG=3V)JFET의 VGS-VDS 특성 실험 2 회로VGG(V)VGS(V)VDS(V)0-4.793-5.201-4.793-4.202-4.793-3.203-4.793-2.204-4.793-1.205-4.793-0.2016-4.7920.7987-4.7571.688-4.6102.229-4.4252.6410-4.1772.96 VDD=4.8V, VDS=2V일 때 측정값 VGS-VDS 그래프자기 바이어스(Self-bias)와 Q점 실험 3 회로(1) 실험 3 회로(2)ID(mA)VGS(V)RS(Ω)RD(Ω)이론값6.350.942146946실험값8.390.920146928 실험 3 데이터VGG(V)VDS(V)ID(mA)24.327.56544.257.68664.237.70584.227.710104.227.731 VGG에 따른 측정값분석JFET의 특성곡선과 전달특성곡선그래프 1 분석사진 1의 회로를 구성하고 표 1부터 표 4까지의 실험 측정값들을 그래프로 나타내면 그래프 1과 같다. VDS에 따른 ID 그래프는 JFET 특성곡선의 형태를 잘 나타내고 있으며 VGS값이 0V일 때 곡선이 가장 위쪽에 그려지는 것을 확인할 수 있다. 이는 VGS가 역방향 바이어스를 나타내므로 VGS가 클수록 JFET 내의 공핍층이 증가하면서 ID가 감소한 것이다. 이때, VGS=0V의 곡선이 활성영역에 도달하였을 때 ID 값은 거의 일정한데, 이때 ID는 IDSS라고도 한다.VGS값에 따른 ID의 그래프를 나타내면 JFET 전달특성곡선을 확인할 수 있다. 사진 1의 회로에서 게이트 전류는 거의 0이므로 VGG VGS이고 VGS도 음의 값을 가진다. VGS의 절댓값이 클수록 ID는 감소하므로 관계식 에 따라 곡선이 그려진다.실험적으로 얻은 VGS(OFF) 값은 -3.8V, 이때 IDSS는 8.533mA이므로 VGS를 x, ID를 y로 하는 곡선은 다음과 같이 나타난다. JFET 전달특성곡선JFET의 VGS-VDS 특성그래프 2 분석VDS=2V가 되도록 한 VDD=4.8V였다. 그래프 2에서 VGS는 계속 증가하다가 VDS는 VGG=8V에 이르렀을 때 변화의 폭이 줄었다. 즉, VGG=8V부터 포화 영역에 들어섰고 그 이전에는 VDS와 VGS가 선형적인 관계를 가짐을 확인할 수 있다. 포화 영역에 들어서면 ID=0, VDS = VDD = constant가 된다. 따라서 VGS = VGS(OFF)가 된다.자기 바이어스(Self-bias)와 Q점표 6 분석VGS와 ID는 하나의 순서쌍처럼 되어 전달특성곡선 그래프에 표시될 수 있다. 이론으로 구한 저항값들은 실제 실험할 때 가변 저항으로 값을 맞췄기 때문에 실제 실험값에서 오차가 있었다. 표 6을 통해 실험적으로 확인한 값은 (VGS, ID) = (0.920V, 8.39mA)이고 이를 전달특성곡선 상에 표시하면 다음과 같다. 전달특성곡선과 Q점그림 2에서 점 A가 실험적으로 구한 Q점이다.자기부하선은 자기 바이어스 회로에서 VGS=-IDRS의 직선이므로 의 그래프로 나타낼 수 있다. 이때, 직류부하선은 이론값으로 계산할 때 점 (0.942V, 6.35mA)을 지나는 일차함수로 작성할 수 있다. 따라서 실험값들을 통해 그래프를 나타내면 이고 다음과 같이 나타내어진다. 전달특성곡선과 직류부하선과 Q점그림 3을 통해 곡선과 직선의 교점인 Q점은 점 C로 표현되었고, 실험값을 통해 구한 Q점은 점 A로 표현되었다. 좌표평면에서 둘 사이의 오차(거리)는 2.07이고 오차율은 VGS가 |, ID가 이다. 표 6의 이론 저항값과 실제 실험 저항값의 차이로 인해 ID의 측정값이 이론값보다 커져서 오차가 발생하였을 가능성이 있다.표 7 분석표 7에 따르면 VGG값을 2V씩 높였을 때 VDS는 감소, ID는 증가하다가 점점 변화폭이 줄어든다. 그래프 1의 JFET 특성곡선이 그려진 좌표평면에서 VDS는 감소, ID는 증가한다면 그 순서쌍 (VDS, ID)으로 표현된 점의 자취는 왼쪽 위로 향하는 선이 될 것이다.토의JFET의 활용스마트 하우스JFET의 특징으로는 게이트 전압 VGS을 변화시켜 게이트 양단의 공핍층 넓이를 조절하고 JFET 내에 드레인에서 소스로 흐르는 전류를 제어할 수 있다는 점이 있다. 이를 통해 JFET는 신호를 제어하여 출력하는 용도로 사용된다. 일렉기타와 같은 전자식 악기에서 발생하는 신호는 출력이 작고 임피던스가 높다. 이때, JFET가 악기의 내부 회로에 들어간다면 게이트는 공핍층으로 인해 저항이 높고 소스는 저항이 낮으므로 기타를 연주할 때 발생시키는 신호를 손실 없이 전달할 수 있다.JFET의 이러한 특징을 이용한 스마트 하우스에 도입할 수 있을 것이다. 집 내부 온도를 센서가 측정하고 이를 JFET가 신호로 받아들인 후 그에 따라 스마트 하우스의 시스템이 동작하도록 신호를 전달한다고 가정하자. 만약 난방기를 가동하는 도중에 집의 온도가 적정 수치보다 높다는 신호를 스마트 하우스 시스템이 입력받으면 JFET의 VGS를 낮춰 게이트 양단의 공핍층을 크게 하고 드레인에서 소스로 흐르는 전류를 줄여 난방의 정도를 낮아지도록 조절할 수 있을 것이다. 반대로 냉방기를 가동할 때 집의 온도가 적정 수치보다 높다면 JFET의 VGS를 높여 공핍층을 작게 하고 내부에 흐르는 전류를 늘려 냉방을 더 강하게 조절할 수 있을 것이다.참고 문헌서강대학교 실험물리학 매뉴얼, Exp#06. Junction Field Effect Transistor (JFET)Chenming Hu, Modern Semiconductor Devices for Integrated Circuits, 1st edition, Pearson, 2009, p230~294.Wikipedia, Junction field-effect transistor: https://en.wikipedia.org/wiki/JFET

자연과학| 2026.01.31| 13페이지| 1,500원| 조회(18)

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Bipolar Junction Transistor(3)(결과) - 실험물리학II A+ 레포트

Bipolar Junction Transistor (3)(결과레포트)과목명 : 실험물리학 II과목코드-분반 :담당교수 : 교수님담당조교 : 조교님학과 : 물리학과학번 / 이름 :목차실험 결과다단 증폭기와 차동 증폭기다단 증폭기 회로차동 증폭기 회로분석다단 증폭기 회로표 1 분석차동 증폭기 회로표 2 분석토의다단 증폭기 회로다단 증폭기 회로의 동작 확인차동 증폭기 회로차동 증폭기 회로의 동작 확인참고 문헌실험 결과다단 증폭기와 차동 증폭기다단 증폭기 회로 다단 증폭기 회로 다단 증폭기 회로도측정량이론값(Q1)이론값(Q2)측정값(Q1)측정값(Q2)re’61.2Ω14.4Ω124Ω38.3ΩRin22.0kΩ5.10kΩ22.0kΩ5.10kΩRout11.0kΩ3.38kΩ11.0kΩ3.38kΩIE406μA1.74mA202μA653μAVin442mV5.69V3.60mV20.2mVVout5.69V0V20.2mV305mVAV(NL)11.016.911.016.9AV’58.958.9 다단 증폭기 회로 실험 데이터차동 증폭기 회로 차동 증폭기 회로 차동 증폭기 회로도측정량이론값측정값Av(d)36.566.4Av(cm)0.5000.604CMRR73.0110 차동 증폭기 회로 실험 데이터분석다단 증폭기 회로표 1 분석그림 1에 따라 예비레포트에 첨부한 회로도에서 몇 가지 저항값을 실험실 상황에 맞게 변경하였다. R1과 R2는 330kΩ이었는데 둘 다 220kΩ으로, RC2는 6.8kΩ에서 5.1kΩ으로, RE4는 220Ω에서 100Ω 저항을 두 개 직렬 연결하여 200Ω으로 값을 변경하고 실험을 진행하였다. 예비레포트에 첨부하였던 이론값을 변경한 사항에 따라 수정하여 표 1에 다시 기입하였다.다단 증폭기 회로는 단일 증폭을 여러 겹 쌓아 총 전압 이득을 높이는 회로이다. 따라서 그림 1의 PNP Q1에서 출력된 전압이 다시 NPN Q2의 입력 전압이 되어 한 번 더 출력 전압이 증폭되어야 한다. 그러나 최종 출력 전압이 0V인 이론값에 비해 실험값은 처음 입력 전압 3.60mV에서 20.2mV를 거쳐 305mV로 한 번 더 증폭된 양상을 확인할 수 있다.전체 전압 이득에 대한 오차율은 0이다. 전체 전압 이득은 Q1에서의 전압 이득과 Q2에서의 전압 이득, 그리고 를 곱하여 구할 수 있는데, 첫째 항과 둘째 항은 각각 저항값의 비로 근사할 수 있고 마지막 항 역시 저항값의 비이므로 전체 전압은 결국 저항값 비들의 곱으로 표현된 차원이 없는 값이다. 따라서 해당 실험에서 전압 이득의 오차보다 Q1, Q2에서 각각 입력 전압의 증폭이 일어났는지를 관찰하는 것에 의미가 있다.차동 증폭기 회로표 2 분석표 2에 따르면 CMRR의 오차율은 이다. 오차율이 발생한 원인으로는 이론값을 계산할 때 이용한 근사식들이 실험 상황과 맞지 않았을 가능성이 있다. 차 전압 이득 근사식 과 공통 모드 이득 근사식 은 Q1과 Q2가 완벽하게 동일한 온도와 바이어스, 내부 저항을 가진다는 가정하에서 사용하는 식이다. 그러나 실제로 트랜지스터마다 오차가 있어 차 전압 이득과 공통 모드 이득이 근사식을 따르지 않고 이론값과 실험값 사이에 차이가 발생하였을 가능성이 있다. 따라서 기존에 사용했던 근사식을 와 같은 근사식으로 바꿔서 이론값을 계산하는 방법을 이용한다면 오차율을 줄일 수 있을 것이다.토의다단 증폭기 회로다단 증폭기 회로의 동작 확인 다단 증폭기 회로(저항값 수정, Ltspice)그림 3과 같이 Ltspice로 다시 저항값들을 수정한 회로도를 작성하고 출력 전압의 시뮬레이션을 돌렸을 때, 파형은 급격히 상승하다가 다시 0V에 수렴하도록 평평하게 진행하는 모습을 보였다. 마치 과도현상이 벌어진 것처럼 트랜지스터가 순간적으로 포화 상태에 들어갔다가 다시 활동 영역으로 돌아온 것이다. 여기서 수정한 저항값을 고려해서 이론값을 다시 구했을 때 Q1에 입력된 전압 442mV가 5.69V로 증폭되었으나 5.69V가 Q2에서는 증폭되지 않고 되레 0V가 나왔는지에 대해 생각할 수 있다. Q2에 들어오는 입력 전압 5.69V가 너무 커서 베이스-이미터 전압이 과도하게 커지므로 트랜지스터가 포화 상태에 들어가게 되어 출력 전압이 왜곡되었을 가능성이 있다. 다단 증폭기 회로 (수정 전 저항값, VoltSim) 다단 증폭기 회로 (저항값 수정 후, VoltSim)사진 3과 사진 4는 다단 증폭기 회로 실험을 모바일 앱 VoltSim에서 시뮬레이션한 것이다. Ltspice와 비슷하게 전압이 상승하다가 이내 0V로 수렴하려는 경향이 보였고, 이는 저항값을 수정하였든, 수정하지 않았든 시뮬레이션이 실험 측정값과 잘 맞지 않을 수도 있음을 보인다. 따라서 다단 증폭 실험이 실제로 유의미한 결과를 얻을 수 있었던 것은 실제 저항값의 오차와 연관이 있을 것으로 보인다. 유의미한 시뮬레이션 결과를 얻기 위해 기존 저항값을 수정하면서 추가로 실험을 해야 할 것이다.차동 증폭기 회로차동 증폭기 회로의 동작 확인차동 증폭기 회로 실험에서 입력 파형과 출력 파형을 비교하고 관찰하였다. 차동 증폭기 회로 실험에서 입력 파형(노란색 선)과 출력 파형(파란색 선)그래프 1에서 입력 파형은 노란색 선, 출력 파형은 파란색 선으로 나타났다. 차동 증폭기 회로는 두 입력 신호의 차이를 증폭시키고 겹치는 신호는 제거하는 회로이다. 따라서 두 입력 신호의 차이를 나타내는 파형의 첨두치가 114mV에서 3.64V로 증폭된 것을 확인할 수 있다.참고 문헌서강대학교 실험물리학 매뉴얼, Exp#05. Biopolar Junction Transistor (3).Chenming Hu, Modern Semiconductor Devices for Integrated Circuits, 1st edition, Pearson, 2009, p330~375.

자연과학| 2026.01.31| 9페이지| 1,500원| 조회(23)

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Bipolar Junction Transistor(3)(예비) - 실험물리학II A+ 레포트

Bipolar Junction Transistor (3) (예비레포트) 과목명 : 실험물리학 II 과목코드-분반 : 담당교수 : 교수님 담당조교 : 조교님 학과 : 물리학과 학번 / 이름 : 목차 실험 목표 실험 이론 다단 증폭기와 차동 증폭기 다단 증폭기 차동 증폭기 실험 장비 및 재료 실험 장비 함수발생기 : Tektronix AFG2021 오실로스코프 : Tektronix TBS1102B-EDU 디지털 멀티미터 NI ELVIS 실험 재료 2N3904(npn) 2N3906(pnp) 저항 커패시터 실험 방법 다단 증폭기와 차동 증폭기 참고 문헌 실험 목적 바이폴라 접합 트랜지스터를 이용한 다단 증폭기와 차동 증폭기의 원리 및 동작 특성에 대하여 이해할 수 있다. 실험 이론 (1) 다단 증폭기와 차동 증폭기 다단 증폭기 다단 증폭기는 단일 증폭으로 원하는 이득을 얻기 어려울 때 여러 증폭을 계단식으로 연결하여 총 이득을 증가시키는 증폭기이다. 다단 증폭기를 이용하면 낮은 입력 신호를 더 크게 증폭할 수 있다. 다단 증폭기 회로를 Ltspice로 작성하면 그림 1과 같다. 다단 증폭기 Q1의 이미터 전류 그림 2에 따라 Q1의 전류가 399.8953…μA400μA이므로 식 에 따라 Q1의 re’는 62.5Ω이다. Q2의 이미터 전류 그림 3에 따라 Q2의 전류가 -1.731…μA-1.73μA이므로 Q2의 re’는 14.450…14.5kΩ이다. 식 에 따라 Q1의 출력 저항은 11kΩ이다. 식 에 따라 Q2의 출력 저항은 4.1kΩ이다. 식 에 따라 Q1의 무부하 전압 이득은 11이다. 식 에 따라 Q2의 무부하 전압 이득은 18.636…19다. 식 에 따라 이미터 내부 저항을 입력 저항으로 본다면 전체 전압 이득은 118.843…119이다. 차동 증폭기 차동 증폭기는 두 입력 신호의 차이를 증폭시키고 겹치는 신호는 제거하는 회로이다. 즉, 두 입력 신호의 차이 외에 나머지는 증폭시키지 않는다. 공통 모드 제거비(CMRR)이 높을수록 노이즈를 줄이는 데 용이하다. 제거해야 할 공통 모드 신호가 어느 정도인지 파악하게 해주는 척도이기 때문이다. 차동 증폭기를 Ltspice로 작성하면 그림 4와 같다. 차동 증폭기 Q2의 이미터 전류 그림 5에 따르면 Q2의 이미터 전류는 -675μA이고 식 를 이용하여 re’를 구하면 37.0Ω이다. 따라서 식 로 인한 차 전압 이득은 36.496…36.5다. Q1의 베이스 전류 Q1의 컬렉터 전류 전체 출력 저항을 컬렉터에 연결된 저항 RC2와 같다고 보면 그 값은 10kΩ이다. 그림 6과 그림 7에 따라 Q1의 베이스와 컬렉터의 전류가 각각 6.683μA, 668.3μA라고 하면 Q1의 전류 이득이 으로 이상적인 경우임을 알 수 있다. Q1의 이미터 전류 그림 8에 따르면 Q1의 이미터 전류는 -675.0μA이므로 식 를 이용하여 re’를 구하면 37.0Ω이다. 식 에 따르면 전체 입력 저항은 21.5kΩ이다. 식 AV(cm)=에 따라 공통 모드 이득은 0.5이다. 따라서 식 에 따라 CMRR은 73이다. 실험 장비 및 재료 실험 장비 함수발생기 : Tektronix AFG2021 함수발생기 : Tektronix AFG2021 오실로스코프 : Tektronix TBS1102B-EDU 오실로스코프 : Tektronix TBS1102B-EDU 디지털 멀티미터 디지털 멀티미터 NI ELVIS NI ELVIS 실험 재료 2N3904(npn) 2N3904(npn) 2N3906(pnp) 2N3906(pnp) 저항, 커패시터 저항 커패시터 실험 방법 다단 증폭기와 차동 증폭기 다단 증폭기 그림 17의 회로를 구성하고 Q1, Q2의 이미터 전류를 측정하여 이미터 내부 저항 re’은 아래와 같은 식으로 구할 수 있다. Q1, Q2의 입력 저항과 출력 저항을 측정하고, 이를 이론적인 계산값과 비교하도록 한다. 입력 저항의 계산식은 아래와 같고, 출력 저항은 컬렉터에 연결된 저항 RC와 비슷하다. 각 단의 무부하 전압 이득과 전체 전압 이득을 계산하여 이를 실험에서 측정한 값과 비교하여 본다. 이론적인 계산식은 다음과 같다. 차동 증폭기 차동 증폭기는 공통 베이스 증폭기(Q2)를 작동시키는 공통 컬렉터 증폭기(Q1)로 생각할 수 있다. 우선, 그림 18의 차동 증폭기 회로에서 차 전압 이득 AV(d)를 측정하고 이를 아래의 식을 이용해서 계산한 이론값과 비교하도록 한다. 전체 입력 저항과 출력 저항을 측정하고 이를 이론적인 계산값과 비교하도록 한다. 입력 저항의 경우 아래의 식을 이용해서 계산하고, 출력 저항의 경우는 컬렉터에 연결된 저항 RC2와 비슷하다. Q2에도 Q1의 신호와 동일한 신호를 입력시킨 후에 공통 모드 제거비(CMRR)의 이론적인 계산값과 실험에서의 측정값을 비교하도록 한다. 이론값의 경우 계산하는 방법은 아래와 같다. 이때, 공통 모드 이득 AV(cm)은 라는 근사식을 이용하도록 한다. 또한, CMRR은 아래의 식을 이용하도록 한다. 참고 문헌 서강대학교 실험물리학 매뉴얼, Exp#05. Bipolar Junction Transistor (3) Chenming Hu, Modern Semiconductor Devices for Integrated Circuits, 1st edition, Pearson, 2009, p330~375.

자연과학| 2026.01.31| 10페이지| 1,500원| 조회(20)

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Junction Field Effect Transistor(예비) - 실험물리학II A+ 레포트

Junction Field Effect Transistor (JFET) (예비레포트) 과목명 : 실험물리학 II 과목코드-분반 : 담당교수 : 교수님 담당조교 : 조교님 학과 : 물리학과 학번 / 이름 : 목차 실험 목표 실험 이론 접합 전계 효과 트랜지스터 (Junction Field Effect Transistor, JFET) JFET 특성곡선, 전달특성곡선 저항영역 활성영역 자기 바이어스 Q점(DC동작점) 전압분배 바이어스 실험 장비 및 재료 실험 장비 함수발생기 : Tektronix AFG2021 오실로스코프 : Tektronix TBS1102B-EDU 디지털 멀티미터 NI ELVIS 실험 재료 2N5458 저항, 커패시터 실험 방법 JFET의 특성곡선과 전달특성곡선 JFET의 VGS-VDS 특성 자기 바이어스(Self-bias)와 Q점 참고 문헌 실험 목적 접합 전계 효과 트랜지스터의 기본적인 특성과 이를 이용한 증폭기에 대하여 이해할 수 있다. 실험 이론 (1) 접합 전계 효과 트랜지스터 (Junction Field Effect Transistor, JFET) JFET 특성곡선, 전달특성곡선 접합 전계 효과 트랜지스터 JFET는 게이트 전압 VGS로 전류를 제어한다. 그림 1과 같이 VGS에 역방향 바이어스를 걸면 P-N 접합의 공핍층이 커지고, 공핍층이 커지면 JFET 내부를 따라 이동하는 전자의 양이 감소한다. 따라서 공핍층의 크기를 조절함으로써 전류를 제어할 수 있다. JFET 특성곡선 그림 2는 JFET 특성곡선이다. JFET는 마치 BJT처럼 VGS(off)(핀치 오프 전압)를 기점으로 왼쪽에 저항영역, 오른쪽에 활성영역이 있다. VDS에 따라 ID가 변화하고, 그에 따른 VGS 값이 나타난다. ID는 VGS의 영향을 받는데, VGS는 역방향 바이어스 때문에 음의 부호를 가지며, 크기가 클수록 JFET 내의 공핍층이 증가한다. 따라서 VGS가 클수록 공핍층에 의해 채널이 막혀 전자의 이동이 방해받기 때문에 ID 값은 감소한다. JFET 전달그림 4와 그림 5를 통해 각각 VDD의 값에 따른 ID와 VDS를 측정하였고, VGG의 변화에 따른 ID와 VDS의 측정은 다음과 같다. JFET 특성곡선 측정 회로 ID 측정 2 (Ltspice) JFET 특성곡선 측정 회로 VGS 측정 (Ltspice) JFET 특성곡선 측정 회로 VDS 측정 2 (Ltspice) 그림 6의 ID는 그림 4와 비슷한 결과가 나왔다. 그림 7에서 VGS는 VGG가 2V~5V일 때 -2V로 고정된다. 그림 8에서는 VGG가 0~2V일 때 VDS가 0V였다가 3V~5V일 때 서서히 증가했다. JFET 특성곡선 측정 회로 VGS(off) 측정 (Ltspice) Ltspice에서 VGG=0V일 때 VDD를 조작하여도 R2 양단의 전압이 0V에 도달하는 순간을 찾을 수 없었고, VGS=0V인 순간의 IDSS 역시 시뮬레이션으로 구할 수 없었다. VDD를 증가시키거나 감소시키면 어떻게든 VGS도 증가하거나 감소하였고, 0V가 되는 순간은 VDD=0V인 순간뿐이었다. 이는 저항 R2 양단의 전압 역시 0V가 되는 순간은 VDD=0V인 순간뿐이다. 현실에서는 실험할 때 전압값을 실시간으로 바꿔가면서 VGS(off)와 IDSS를 구할 수 있을 것이다. 특성곡선도 Ltspice로 얻은 데이터로 그리기에 한계가 있으므로 실제로 실험하면서 그려야 할 것이다. Ltspice로 실험 2를 시뮬레이션하면 다음과 같다. 실험 2 – VDS = 2V로 설정(Ltspice) 실험 2 – VGS 측정(Ltspice) 우선 VDD를 4V로 조작해서 VDS=2V가 되도록 하고 VGG에 변화를 주면서 VGS를 x축, VDS를 y축으로 하는 그래프의 순서쌍들을 구한다. 소스가 그라운드에 연결되어 있으므로 VGS는 R1과 G 사이의 전압을, VDS는 R2와 D 사이의 전압을 측정하였다. 그리고 VGG에 따른 데이터는 아래의 표 1에 정리하였다. VGG(V) VGS(V) VDS(V) 0 -2.000 2.000 1 -2.000 3.000 2 -2.000 4.000 5 . 실험 3을 Ltspice로 시뮬레이션하면 다음과 같다. 자기 바이어스 회로 VGS 측정 (Ltspice) 자기 바이어스 회로 ID 측정 (Ltspice) 이면 쇼클리 방정식 가 가 되므로 가 된다. 따라서 정리하면 , 이다. 여기서 RS=1.025kΩ, RD=6.0kΩ로 설정하면 VGS=10.260mV이다. ID=289.95μA이다. 자기 바이어스 회로 (VGG 추가) 자기 바이어스 회로에서 게이트에 직류 전압 VGG를 연결하고 값을 바꿔가면서 VGS와 ID를 측정하면 다음과 같다. VGG(v) VGS(V) ID(μA) 1 8.527 578.88 2 7.991 668.17 3 7.923 679.50 5 7.860 689.92 10 7.790 701.61 20 7.727 712.17 30 7.690 718.13 50 7.687 718.79 60 8.021 663.06 75 8.743 542.80 100 10.158 306.97 150 13.709 -284.79 200 17.716 -952.43 자기 바이어스 회로 VGG에 따른 VGS, ID 데이터 VGS-VDS 그래프 표 2를 바탕으로 그래프 2를 만들었다. VGG에 따라 VGS는 변화하여도 ID는 일정한 구간이 있는데 이때를 활성 영역으로 볼 수 있고 그래프 2에서 VGG가 60V를 넘어설 때 ID도 급격하게 변화하기 시작하므로 이때를 항복 영역이라고 할 수 있다. 실험을 통해 구한 VGS와 ID 순서쌍이 JFET 전달특성곡선과 부하선의 교점(Q 동작점)과 일치하는지 확인해야 할 것이다. 저항영역 그림 2의 JFET 특성곡선에서 옴의 법칙을 따르는 구간을 의미한다. 핀치 오프 전압을 기준으로 그래프를 나눌 때 왼쪽 부분에 해당되며, 핀치 오프 전압에 도달하기 전까지는 VDS와 ID 사이에 옴의 법칙이 성립하며 선형성이 나타나는 것을 확인할 수 있다. 활성영역 그림 2의 JFET 특성곡선에서 옴의 법칙을 따르지 않는 구간을 의미한다. 핀치 오프 전압을 기준으로 그래프를 나누면 오른쪽의 그래프가 평평한 부분에생성하고, VGS를 만들어서 동작점을 설정하는 방식이다. JFET는 역방향 바이어스로 공핍층의 넓이를 조절하여 ID를 조절하는 소자이기 때문에 VGS는 역방향으로 걸리는 전압이다. VG를 0으로 설정하고 소스 저항에 드레인 전류가 흐르면 VG=0, IS=ID이므로 VGS = VG – VS = 0 – RSIS = -RSID가 성립한다. 따라서 소스 저항값을 조절함으로써 ID를 조절할 수 있다. Q점(DC동작점) Q 동작점 그림 15에 따르면 Q 동작점은 JFET의 전달특성곡선과 회로의 직류 부하선이 만나는 교점이다. 전달특성곡선을 식으로 나타내면 다음에 나오는 쇼클리 방정식과 같다. 직류부하선은 자기 바이어스의 경우 VGS=-IDRS, 전압 분배 바이어스의 경우 식으로 나타내면 VGS=VG-IDRS이다. 이때, 전달특성곡선 식과 직류부하선 식을 연립하여 계산하면 Q 동작점을 구할 수 있다. 이때, Q 동작점은 단순히 전압, 혹은 전류로 단독으로 부르지 않으며 전류와 전압의 순서쌍으로 표시한다. 전압분배 바이어스 전압분배 바이어스는 두 개의 저항으로 전압을 분배함으로써 JFET의 VGS와 ID 사이의 관계를 유지하고 회로의 안정성을 높인다. JFET의 전압분배 바이어스는 게이트 누설 전류가 거의 없으므로 전류이득의 변화에 민감한 BJT의 전압분배 바이어스보다 더욱 안정적이다. 회로에 소스 저항 RS을 추가하면 JFET의 Q점을 안정시킬 수 있다. 전압분배 바이어스에서 VG와 VGS에 대한 식을 나타내면 다음과 같다. 실험 장비 및 재료 실험 장비 함수발생기 : Tektronix AFG2021 함수발생기 : Tektronix AFG2021 오실로스코프 : Tektronix TBS1102B-EDU 오실로스코프 : Tektronix TBS1102B-EDU 디지털 멀티미터 디지털 멀티미터 NI ELVIS NI ELVIS 실험 재료 2N5458(npn) 2N5458 저항, 커패시터 저항 커패시터 실험 방법 JFET의 특성곡선과 전달특성곡선 JFET 특성곡선 측정 회로 그림 JFET의 규격에 항상 명시되는 중요한 파라미터이며, 앞으로의 실험에서도 필요하므로 이 값(VGS가 0V일 때의 ID 값)을 기록해 놓는다. JFET 특성곡선 위에서 구한 특성곡선으로 그림 25과 같은 전달특성곡선을 얻을 수 있다. 가해준 VGS에 따른 ID의 포화값을 그래프로 그린다. 이 특성곡선은 이후 회로의 Q점 (DC 동작점)을 찾는 데 유용하게 쓰일 것이다. JFET의 전달특성곡선은 거의 포물선 형태이며 근사적으로 아래의 식과 같다. 소자의 규격표로부터 얻은 값으로 이를 그려보고 실험값과 비교해본다. JFET 전달특성곡선(n채널) JFET의 VGS-VDS 특성 그림 23의 회로를 그대로 사용한다. 먼저 VDS가 2V정도 되도록 VDD를 맞춘다. VGG를 조절하여 VGS와 VDS를 측정하고, 이를 이용해 VGS를 x축, VDS를 y축으로 하는 그래프를 그려서 차단영역과 활성영역을 찾는다. 자기 바이어스(Self-bias)와 Q점 JFET은 게이트-소스 접합이 항상 역방향 바이어스 되어 있어야 동작한다. 따라서 n채널 JFET는 VGS가 (-)이어야 한다. 이를 자기 바이어스로 얻는 실험을 하도록 한다. 게이트에 전원을 가해주지 않아도 드레인-소스 간 전압이 인가되면 게이트는 전위 차가 생기기 때문에 바이어스가 된다. 자기 바이어스 회로 그림 26의 회로를 이용하여 실험을 진행하되 RD와 RS는 스스로 결정해야 한다. JFET의 규격으로부터 자기 바이어스 회로의 최적의 RD, RS 값이 계산될 수 있다. 특성곡선의 중간점에서 JFET을 바이어스(midpoint bias) 시키는 것을 목적으로 한다. 이로 인해 드레인 전류는 IDSS와 0 사이에서 전류의 스윙을 최대로 할 수 있다. 을 보면 일 때 ID가 IDSS의 약 절반이 된다는 것을 알 수 있다. 앞서 측정한 2N5458의 특성곡선을 참고하여 ID와 VGS의 목푯값을 계산한다. VD를 VDD의 절반이 되도록 하면 아래의 식으로부터 RS와 RD를 구할 수 있다. 계산으로 구한 RS와 RD를 회로에 연FET

자연과학| 2026.01.31| 20페이지| 1,500원| 조회(27)

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