"verilog 도어락"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

fpga 도어락 verilog 도어락 디지털시스템실험 fpga 프로젝트

판매자 표지는 다운로드시 포함되지 않습니다.

"verilog 도어락" 검색결과 1-20 / 25건

서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 파일

서울과기대 전지전자기초실험(2) 디지털 도어락 설계 verilog 전체 파일입니다.Digcom V3.2 FPGA 사용하며, 코드에 적힌 대로 핀 할당하시면 바로 실행 가능합니다.

리포트 | 50,000원 | 등록일 2023.10.17 | 수정일 2024.01.21

다운로드 장바구니
Basys Board / Verilog HDL을 이용한 Doorlock(도어락)

리포트 | 1,500원 | 등록일 2014.05.19

다운로드 장바구니
Verilog를 이용한 디지털 도어락 설계(Digital doorlock)

상태에러 상태 - 비밀번호 입력 3회 이상 오류시Verilog 코드module doorlock3(clk, rst, start_stop_key, lock_key, master_key ... 입?출력 포트입력(Input)clk : 비밀번호 입력과 auto-lock 기능에 영향을 미침rst : 초기 상태로 돌아감lock_key : 문을 잠금master_key : 마스터 ... 모드로 들어간다. 비밀번호를 바꿀 수 있음auto_lock : 자동 문잠금 기능으로 50MHz로 클록펄스를 받아 open 5초 후 문 잠김pass_plus :key_num

리포트 | 21페이지 | 2,000원 | 등록일 2010.07.15

다운로드 장바구니
verilog로 구현한 디지털 도어락(c언어, 비주얼베이직을 이용하여 모델링)

.....5. 작동 설명 1) 비밀번호 입력 시 - 초기 상태 값 - 0000_0000_0000 - 출력되는 값 중 enable = 1인 경우만 값 인정 - 나머지는 garbage로 처리 ※ Password ○ T..

리포트 | 17페이지 | 2,500원 | 등록일 2006.12.05

다운로드 장바구니
디지털시스템실험 2주차 결과보고서

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서이름 :학번 :실험제목① FPGA 및 Verilog의 이해, Verilog ... 를 통한 FPGA 프로그래밍 방법 이해실험목표① FPGA와 Verilog가 무엇인지 이해한다.② Verilog로 설계한 회로의 동작을 FPGA를 통해 검증한다.실험결과1. Quartus ... 에서 Verilog HDL File 을 선택하여 파일을 생성하였다.4. 좌측의 Verilog 코드를 생성하였다.5. Processing > Start > Start Analysis

리포트 | 2페이지 | 1,000원 | 등록일 2020.07.29

다운로드 장바구니
디지털시스템실험 최종프로젝트

디지털 시스템 설계 및 실험 KEEE209 전기전자전파 공학부디지털 시스템 설계 및 실험 결과보고서2017 디지털 시스템 설계 및 실험 KECE210 전기전자공학부실험제목도어락 ... 했다.- SERVO MOTOR로 도어락을 구현했다.- RESETN으로 도어락을 초기화시키는 문을 구현했다.- LAMP로 상태마다 LIGHT가 바뀌게 구현하였다.-코드module ... ,complex1; //허수 입력을 위한 허수 자릿수 스위치input RESETN; //도어락을 원상태로 되돌리기 위한 문 & 경고음을 멈출 reset버튼output [6:0]oS

리포트 | 16페이지 | 2,000원 | 등록일 2018.01.03

다운로드 장바구니
ASIC설계 홈 오토맨션

- Dot Matrix에 전등 그림 표시- key pad로 전등 on, off- vfd (Light Mode)○ keypad 2 입력 시 (도어 락)- Step Motor 동작 ... 방향으로 open, close 기능 표시- Dot Matrix에 자물쇠 open, close 표시- key pad로 도어 락 open, close 제어 기능- piezo로 open ... 알림 소리 기능- vfd (Door Lock Mode)○ keypad 3입력 시 (보일러)- Step Motor 동작하며 보일러 on 기능 표시- 7-Segment 보일러 동작 시

리포트 | 43페이지 | 2,500원 | 등록일 2017.04.11

다운로드 장바구니
기초회로실험 프로젝트 보고서 : Equalizer 설계

는 클럽, 댄스음악, 클래식, 락 등의 음악 종류에 따라서 그 음악의 성격을 대표해주는 주파수 대역폭을 강조해주거나, 또는 베이스, 드럼 등의 특정 악기의 주파수 대역폭을 키워 그

리포트 | 8페이지 | 1,000원 | 등록일 2016.06.26

다운로드 장바구니
디지털 도어 락

리포트 | 4,000원 | 등록일 2013.06.13 | 수정일 2015.12.08

다운로드 장바구니
성균관대 논리회로설계 A+ 소스

2012년도 성균관대학교 논리회로설계 실험/실습 A+받은 보고서 소스입니다.

리포트 | 2,000원 | 등록일 2013.12.18 | 수정일 2013.12.28

다운로드 장바구니
6주차 결과보고서- 디지털 시스템 설계 및 실험 결과보고서

을 실행하여 프로젝트를 생성한 뒤 프로그래밍한 Verilog 파일을 불러왔다.2) Main회로를 Top level로 설정한 뒤 Compile 하였고 에러는 발생하지 않았다.3) Pin

리포트 | 4페이지 | 1,000원 | 등록일 2020.07.29

다운로드 장바구니
[디지털 설계 언어] [쿼터스 / Verilog 언어] Mealy Zero detector / Moore Model Fig 5 19 / D flip-flop

에서 negedge reset이라는조건을 삭제해주면 state가 갱신되는 때가 clock의 positive edge밖에 존재하지 않기 때문에 동기식리셋으로 바뀌게 된다.(2) y_out ... 의 type이 reg로 선언되어있다. 이의 정당성 여부를 판정하라.y_out이 reg type으로 선언된 것은 정당하지 않다고 생각한다.y_out은 clock에 상관없이 state ... 의 asynchronous reset 방식과 다른 점은 reset값이 0이어도 y_out값이바로 00으로 reset되지 않고 다음 clock positive edge까지 기다리다가 reset

리포트 | 6페이지 | 1,000원 | 등록일 2014.08.11 | 수정일 2016.06.13

다운로드 장바구니
디지털시스템설계 - VHDL을 활용하여, ALTERA칩으로 DOOR LOCK(도어락)을 구현하였습니다.

작품 개요- If문, case문, state문 이용.- Password 입력 시, 저장된 Password와 입력한 Password가 같으면 녹색 LED가 들어와, 문이 열렸다는 것을 표현했고, Closed 상태에는 빨강 LED가 항상 출력되 있도록 만들었다. 클럭 분..

리포트 | 15페이지 | 3,000원 | 등록일 2013.01.23

다운로드 장바구니
논리회로실험 설계 보고서

1 논리회로실험설계과제·REPORT전자공학도의 윤리 강령 (IEEE Code of Ethics)`(출처: http://www.ieee.org)나는 전자공학도로서, 전자공학이 전 세계 인류의 삶에 끼치는 심대한 영향을 인식하여 우리의 직업, 동료와 사회에 대한 나의 의무..

리포트 | 24페이지 | 4,000원 | 등록일 2013.11.25 | 수정일 2013.11.28

다운로드 장바구니
FPGA 디지털 시스템 설계 : 볼링 점수 계산기 프로젝트

볼링 점수를 계산하는 구조를 간단하게 나타내면 위와 같다. 먼저, LCD를 제어하기 위해서 40MHz pixel clock이 필요하므로, ALTPLL을 이용하여 pixel c ... lock CLK_40을 생성한다....중략...SW1을 누르면 볼링 공을 던지는 것과 같다. SW1은 평소에 1, 누르면 0이기 때문에 logic block처럼 만들면 SW1을 누를

리포트 | 3페이지 | 2,000원 | 등록일 2012.06.18

다운로드 장바구니
논리회로설계실험 프로젝트_digital door rock

이 간다(alarm_and_call = ‘1’).- 문 안쪽에서 door_open 키를 누르면 문이 열린상태로 천이되고, lock이 걸려있는 상태 역시 안쪽의 door_open 키 ... 있는 디지털 도어록은 FSM 이론과 카운터를 이용해 설계할 수 있는 대표적인 회로의 하나이다. 이와 같은 디지털 도어록을 설계하기 위해서 기본적으로 필요한 개념이론들은 이 다음 ... 에 설명해놓았다. 기본적인 하드웨어 구조에서부터 필요한 입력버튼과 전기적 신호, 출력되는 신호들을 설정하고, 그에서부터 출발하여 회로를 설계하였다. 4자리 비밀번호를 갖는 도어록

리포트 | 44페이지 | 4,000원 | 등록일 2012.03.20

다운로드 장바구니
논리회로설계실험_비교기

1.1비트 비교기 (1bit comparator)1)HDL코드library ieee;Use IEEE.STD_logic_1164.all;entity one_bit_comparator isport ( A, B : in std_logic;EQ : out std_logic);..

리포트 | 8페이지 | 1,000원 | 등록일 2010.04.10

다운로드 장바구니
디지털 도어락 및 디지털 시계 및 알람(digital door lock, digital clock) -vhdl 논리설계회로

의 구현가장 먼저 모드를 구현하는데 모드는아무것도 안하는 기능을 하는 menu모드 , 문열기 모드 , 도어락 비밀번호 설정 모드 , 디지털 시계모드 , 디지털 시계설정모드, 알람 ... 일부분process(reset,clock)beginif reset = '1' thenend if;if (button(0)='1' or button(1)='1' or button ... _temp1(0)

리포트 | 48페이지 | 3,000원 | 등록일 2011.06.03

다운로드 장바구니
FPGA를 이용한 디지털 시스템 설계(인하대) Traffic Light Controller 신호등 제어기 보고서

FPGA를 이용한 디지털시스템 설계 REPORTTraffic Light Controller 설계1. 실험목표이번 실험의 목표는 유한상태머신(Finite State Machine)을 이용하여 Traffic Light Controller를 설계한 후 시뮬레이션 하는 것이었..

리포트 | 9페이지 | 2,000원 | 등록일 2014.11.26 | 수정일 2015.09.30

다운로드 장바구니
8051 을 이용한 전자회로 실험-7-Segment 제어 프로그램 작성

고찰 및 실험 평가이번에 진행한 7segment 제어 실험은 지난 번까지 진행했던 LED, 스위치보다는 좀더 복잡한 실험이었다. 7개의 선과 1개의 dot로 구성되어 8개의 데이터 선을 가지는 7segment는 LED나 스위치와는 다르게 포트 2개를 사용하여 작동된다...

리포트 | 4페이지 | 1,000원 | 등록일 2011.08.09

다운로드 장바구니

이전10개12 다음10개

파워링크

신청하기