Verilog Basic, FPGA, 시프트 레지스터 카운터 결과레포트

소개글

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목차

1. 실험 제목
2. 실험 결과
3. FPGA보드 사진
4. 실험 고찰

본문내용

이번 실험은 FPGA 보드와 Verilog를 이용하여 Ring counter, Johnson counter를 설계하고 보드에 업로드해 결과를 확인하였다. Ring counter와 Johnson counter 모두 마지막 플립플롭의 출력을 처음 플립플롭과 연결해 만들어지는데 Ring counter는 Q 출력을, Johnson counter는 Q’인 NOT 출력을 연결해 만들어진다는 차이가 있다. 이에 따라 out[0] <= out[3]; / out[0] <= !out[3]; 과 같은 코드의 차이로 구현할 수 있었다.
플립플롭의 클럭을 스위치로 만들어주어 스위치를 HIGH 상태로 만들면 카운터의 상태가 바뀌는 방식으로 동작했다. Ring counter 실험에서 초기 상태가 4’b0001로 시작하는데, 0011이나 0111로 시작하면 어떤 방식으로 동작할지 흥미가 생겼다.

참고 자료

없음