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디지털 도어락 digital clock verilog 시계 4비트 dac lx세미콘 도어락 de2-115
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"digital clock" 검색결과 1-20 / 1,809건

  • 자료 표지
    도어락 디자인에 있어서 디지털과 아날로그 방식의 소비자 선호도에 관한 연구 (A study on the consumer’s preference of digital and analog door in lock design)
    한국디지털디자인학회 장중식, 정도성
    논문 | 12페이지 | 무료 | 등록일 2025.04.17 | 수정일 2025.05.10
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  • 자료 표지
    컬러그리드기반 디지털 IoT 도어락 시스템을 위한혼합변조의 성능 (Performance of hybrid modulation for digital IoT doorlock system with color grid)
    한국인터넷방송통신학회 이선의, 선영규, 심이삭, 황유민, 윤성훈, 차재상, 김진영
    논문 | 7페이지 | 무료 | 등록일 2025.04.17 | 수정일 2025.05.10
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  • 자료 표지
    인체 감지형 자기장 코일의 감지거리 13.4mm를 이용한 디지털 잠금장치 설계에 관한 연구 (A study on digital locking device design using detection distance 13.4mm of human body sensing type magnetic field coil)
    한국산학기술학회 이인상, 송제호, 방준호, 이유엽
    논문 | 6페이지 | 무료 | 등록일 2025.04.25 | 수정일 2025.05.14
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  • 자료 표지
    디지털시계,digital clock 프로젝트
    xF.0과 P3.1을 읽어 동작모드 결정if (c == 3) { // P3.1 = 1, P3.0 = 1clock_mode();// 시계모드}if (c == 2) {// P3.1 ... 된다. 점퍼는 GND와 연결되어 있으므로 점퍼 캡을 끼우면 P3.0과 P3.1은 0으로 인식된다.1: P3.1 = 1, P3.0 = 1 - clock_mode2: P3.1 = 1, P ... ounter_mode3.1.1. clock_modeP3.4는 시 단위 설정, P3.5는 분 단위를 설정한다. 알람은 다음과 같이 설정한다. P3.2를 눌러 알람 설정 모드로 진입
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    | 리포트 | 20페이지 | 1,500원 | 등록일 2017.04.02
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  • 자료 표지
    디지털시계 프로젝트, digital clock 프로젝트
    실험(4)프로젝트 보고서디지털시계1. 개요(1) 실습 배경실험(4)에서 배운 AVR의 이론을 이해하고 이를 이용하여 마이크로프로세서 AT89S51 칩을 사용하여 Digital ... Clock을 제작한다. Digital Clock의 하드웨어적 구성과 소프트웨어적 구성을 분석하여 동작원리를 알아본다.(2) 실습 목표디지털시계는 동일한 회로로 4가지의 다른 시스템 ... 를 연결하였다.Digital Clock 회로도(2) 하드웨어 소자① AT89S51(Dual In line Package)AT89S51은 4kbyte의 플래시 메모리, 128byte
    Non-Ai HUMAN
    | 리포트 | 34페이지 | 1,500원 | 등록일 2017.04.02
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  • 자료 표지
    digital clock 설계
    결 과 보 고 서7주차digital clock 설계분반 :성명 :학번 :실험일:1. 실험 결과저번 실험과 마찬가지로 digital clock을 설계하는데 이번 실험 ... 은 PlanAhead, XPS, SDK를 이용해서 설계한다.① XPSport 설정② PlanAhead③ SDKdigital clock debug 화면2. 보드 동작 사진처음에 아무것도 설정하지
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,000원 | 등록일 2015.03.13
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  • 자료 표지
    Quartus digital clock project 쿼터스 디지털 시계 프로젝트 A+
    디지털 회로 설계 실험 수업에서 A+ 받은 자료입니다.쿼터스로 디지털 시계 설계했고 모델심으로 확인도 가능합니다.한학기동안 진행했던 프로젝트로 DE2 보드에서 정확히 돌아갑니다.편한 한학기 보내시길 바랍니다.
    Non-Ai HUMAN
    | 리포트 | 10,000원 | 등록일 2017.06.12 | 수정일 2021.04.22
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  • 자료 표지
    디지털논리회로실험(Verilog HDL) - Real-time clock, counter
    et cnt=1.2 ^{nd} event : set cnt=0.-Then, multiply counted clock cycles by clock period to determine ... ” becoming 1, set cnt=1. set cnt=0 when “b”=1-If clock is 1 kHz(period is 1ms), then time is C * 0.001s ... ? Timers? Pulses output at user-specified timer interval when enabled-“Ticks” like a clock-Interval
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 1,000원 | 등록일 2019.08.29
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  • 자료 표지
    논리회로실험 2014 Digital clock
    1. Purpose 1) 4MHz의 오실레이터 clock을 분주하여, 시, 분, 초를 나타내는 디지털 시계를 설계한다.2) RoV-Lab 3000을 이용하여 회로 설계를 검증 ... 한다.2. Background이번 실험은 4MHz의 오실레이터 clock을 분주하여, 디지털 시계를 설계하고 RoV-Lab 3000을 이용하여 설계한 회로를 검증하는 것이 목적이 ... ;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all; entity digital_clock isport( rst_n : in
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2014.11.05
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  • 자료 표지
    digital clock design(결과)
    실험 결과 보고서1. Experiment Result- Verilog Codemodule digital_clock(Clk, AP, Reset, H, M, S, H0, H1, M0 ... . In the digital clock, each digit's representation is limited. In other words, H1 is limited from 0 ... digit's representation is over the limit, we treat this situation as we see the clock in ordinary times
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    | 리포트 | 10페이지 | 1,000원 | 등록일 2011.07.09
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  • 자료 표지
    digital clock design(예비)
    ② Think about problems that cause the errors in digital clock and find ways to solve them. In our ... digital clock. In a network based on packet switching, transmission delay (or store-and-forward ... design progress, transmission delay and propagation delay are the problems that cause the errors in
    Non-Ai HUMAN
    | 리포트 | 9페이지 | 1,000원 | 등록일 2011.07.09
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  • 자료 표지
    디지털실험 - 실험 10. 4-Phase clock 발생기 결과
    *결과보고서*9주차실험 10. 4-Phase clock 발생기조13조QA, QB 출력CLK, QA 출력은 SN7476, SN7404, SN74139 소자들을 이용하여 회로를 구성 ... 하고, 클럭(CLK)입력에 구형파를 인가하여 QA와 QB를 출력하는 4상 클럭(4-phase clock)회로를 구성하는 실험이었다. 먼저 QA와 QB는 Y0, Y1, Y2, Y3 ... 실험과는 달리 3상 클럭(3-phase clock)회로를 구성하여 파형을 측정하는 실험이었다. 3상클럭은 4상클럭과 달리 클럭이 3번 High가 입력될 동안 2개의 출력파형이 번갈
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    | 리포트 | 1,500원 | 등록일 2017.04.02
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  • 자료 표지
    디지털실험 - 실험 10. 4-Phase clock 발생기 예비
    를 구성해 보아라.예비보고서 1) Clock 발생기의 동작원리를 기술하시오.clock이란 디지털 소자들의 동기화에 사용되는 일련의 디지털 펄스열이라고 말할 수 있다. 한가지 방법으로 c ... *예비보고서*8주차실험 10. 4-Phase clock 발생기조13조1. 실험 이론- 목 적1) 비중첩 클럭펄스를 발생시키기 위해 74139의 사용방법을 익힌다.2) 74139 ... . 그러나 동시에 두 개의 파형이 양의 레벨로 되는 것을 피해야 하는 주의가 필요하다. 따라서 양의 펄스는 비중첩 된다고 말한다.4상 클럭(4-phase clock)이 실험에서 4상
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    | 리포트 | 7페이지 | 1,500원 | 등록일 2017.04.02
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  • 자료 표지
    디지털실험 10 예비 4-Phase clock
    디지털 실험 예비보고서실험 10. 4-Phase clock실험 목적1. 비중첩 클럭펄스를 발생시키기 위해 ‘139의 사용법을 익힌다.2. ‘139를 사용하여 발생된 클럭파형 ... 한다면 세그먼트의 숫자가 계속 바뀔 것이고 클락 주기를 늘리면 더 천천히 바뀔 것이다.2. Clock 발생기의 동작원리를 기술하시오.clock이란 디지털 소자들의 동기화에 사용되는 일련 ... 의 디지털 펄스라고 말할 수 있다. 한 가지 방법으로 clock C를 두 개 또는 그 이상으로 다른 clock신호인 C1, C2, Cp 로 구성하는 것을 우리는 클럭 위상이라고 부른다
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    | 리포트 | 4페이지 | 1,000원 | 등록일 2014.09.30
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  • 자료 표지
    [디지털시스템][VHDL] clock-MODE-GEN 설계
    과 목 : 디지털 시스템과 제 명 : MODE_GEN 설계담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.05.04.Purpose이번 실습 ... 을 통해 Digital Clock Chip 중 Mode Generator를 설계한다. Mode Generator의 설계를 위해서는 sequential circuit인 Moore ... Init-state를 S0, 시간 모드의 시간 증가가 S1, 날짜 모드의 초기 상태가 S3라고 하면 아래와 같이 coding하면 된다.when 0 => if((SW1 & SW2) = "01") then Next_State
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    | 리포트 | 10페이지 | 2,500원 | 등록일 2014.05.07
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  • 자료 표지
    VHDL을 이용한 Digital clock설계
    the button of No.3 two times, then set the minute.Push the button of No.3 three times, then the c ... lock isnormal state.And push the button of No.1 then, add the state.② Date: s_1~s_2 : Express the ... monthPush the button of No.3 two times, then set the date.Push the button of No.3 three times, then the c
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    | 리포트 | 20페이지 | 1,000원 | 등록일 2010.12.13
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  • 자료 표지
    Digital clock chip - mode generator
    과 목 :과 제 명 :담당교수 :학 과 :학 년 :이 름 :학 번 :제 출 일 :Digital clock chip - mode generator1. Purpose이번 ... project에서는 digital clock chip를 구현하기 위해 첫 번째로 필요한 mode generator 를 VHDL로 설계한다.2. Problem statement① ... Describe what is the problem.Digital Clock을 사용할 때에 특정 버튼을 누르게 되면 시간, 날짜 등을 변경할 수 있다. digital clock에서의 시간, 날
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2011.06.06
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  • 자료 표지
    디지털실험 10 결과 4-phase clock 발생기
    디지털 실험 결과보고서실험 10. 4-phase clock 발생기실험 결과1. 처럼 회로를 만들고, 클럭 입력에 구형파를 인가하라. 오실로스코프를 플립플롭 출력 Q _{A
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    | 리포트 | 6페이지 | 1,000원 | 등록일 2014.09.30
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  • 자료 표지
    디지털 도어락 및 디지털 시계 및 알람(digital door lock, digital clock) -vhdl 논리설계회로
    의 구현가장 먼저 모드를 구현하는데 모드는아무것도 안하는 기능을 하는 menu모드 , 문열기 모드 , 도어락 비밀번호 설정 모드 , 디지털 시계모드 , 디지털 시계설정모드, 알람 ... 일부분process(reset,clock)beginif reset = '1' thenend if;if (button(0)='1' or button(1)='1' or button ... _temp1(0)
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    | 리포트 | 48페이지 | 3,000원 | 등록일 2011.06.03
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  • 자료 표지
    Digital clock chip - SELECTOR & DIVIDER Blocks
    과 목 :과 제 명 :담당교수 :학 과 :학 년 :이 름 :학 번 :제 출 일 :Digital clock chip - SELECTOR & DIVIDER Blocks1 ... . Purpose이번 실습에서는 digital clock chip 에 있어 사용되는 SELECTOR와 DIVIDER BLOCK을 VHDL로 설계한다.2. Problem statement① ... Describe what is the problem.Digital Clock Chip 에서 사용되는 SELECTOR와 DIVIDER BLOCK 을 설계하고자 한다. 먼저
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    | 리포트 | 11페이지 | 1,500원 | 등록일 2011.06.06
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2026년 04월 25일 토요일
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