"Propagation delay"의 검색결과 입니다.

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디지털집적회로 논리회로실험 cmos 디지털집적 ai+x 컴퓨터네트워크 16bit CLA 에지트리거 논리식의 진리표

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"Propagation delay" 검색결과 1-20 / 225건

이동체간 전파지연을 고려한 무선 TDD 시각 동기화 기법 (Wireless TDD Time Synchronization Technique Considering the Propagation Delay Between Mobile Vehicles)

한국항행학회 부정일, 하정완, 김강산, 김복기

논문 | 8페이지 | 무료 | 등록일 2025.06.10 | 수정일 2025.06.16

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수중 전파 지연을 고려한 매체 접근 제어 프로토콜에 대한 성능 평가 (Performance Evaluation of an Underwater Propagation Delay-Aware Medium Access Control Protocol)

한국음향학회 황호영, 김우식, 이상국, 조호신

논문 | 7페이지 | 무료 | 등록일 2025.07.12 | 수정일 2025.07.20

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VHDL로 구현한 inertial delay, Propagation delay

VHDL로 구현한 inertial delay, Propagation delay1)목표(a) initial delay 2ns인 inverter를 vhdl로 설계하고, 다음의 입력 ... 파형에 대한 출력을 확인한다.(b) transport delay 2ns인 inverter를 vhdl로 설계하고, 다음의 입력파형에 대한 출력을 확인한다.2) VHDL code 및 s ... imulation 결과? inertial delay code simulation 결과entity delay ISport(input :in bit; %입력, 출력 변수 지정

Non-Ai HUMAN
| 리포트 | 2페이지 | 1,000원 | 등록일 2009.03.25 | 수정일 2019.04.12

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[A+]다음 조합논리 회로에서 Critical Path를 정의하고 동작 주파수를 구하시오.(단, 각 논리 게이트 전파지연(Propagation Delay)은 NOT 게이트는 2ns, 2-input AND 게이트는 10ns, 2-input OR 게이트는 12ns, 2-input XOR 게이트는 20ns 라고 가정한다.

(Propagation Delay)은NOT 게이트는 2ns, 2-inputAND 게이트는 10ns, 2-inputOR 게이트는 12ns, 2-inputXOR 게이트는 20ns 라고 가정 ... 한다. 배선에 의한 지연은 포함하지 않는다.)(참고사함) 조합회로의 Critical Path는 회로의 전파지연(Propagation Delay)가 가장 긴 경로를 말한다.(Tip

Non-Ai HUMAN
| 리포트 | 2페이지 | 1,500원 | 등록일 2020.07.08

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Tphl(Low to high propagation delay time)과 Tplh(high to low propagation delay time)가 주어졌을 때 Inverter의 Width 구하기

TpHL 실제값 확인NMOS TpHL이 0.5ns가 되는 Wn 계산TpHL High-to-Low Propagation delay timeVINVOUT1 ... TpLH Low-to-High Propagation delay timeVINVOUT1pfVINVOUTTpLHSchematic 회로 구성Inverter NMOS가 off상태인 등가회

Non-Ai HUMAN
| 리포트 | 22페이지 | 1,000원 | 등록일 2008.01.06

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[논리회로] 논리회로 - Propagation delay

.9443036(106) JaeSoo Jang{崇實大學校전파지연(Propagation delay)은 신호값의 변화가 입력에서 출력까지 전달되는 데 걸리는 시간을 나타낸다. 작동 ... 의 그림에 설명되어 있다. 세가지 전파지연 인자가 정의 되어 있는데, 하강지연시간(high-to-low propagation delay time,tPHL)은 입력전압 IN의 기준전압 ... 다. 상승지연시간(Low-to-high propagation delay time,tpd)은 이러한 두 가지 지연값 중 최대값으로 정의된다. 여기서 최대값을 취한 이유는 어떤 신호가 입력

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2004.11.06

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Digital CMOS Circuit 예비보고서

CMOS 인버터가 있을 때, 이 입력될 때 Propagation Delay에 의해 다음과 같은 그래프를 갖는다.위의 첫번째 그래프가 이라 하면, 는 delay에 의해 두번째 그래프와 같 ... 의 Propagation Delay =가 된다.3. 참고 문헌 및 출처-technobyte(https://technobyte.org/propagation-delay-cmos ... 은 파형을 갖는다.이 0에서 1으로 가면서 NMOS가 켜지므로 커패시터에 있던 전하가 NMOS를 통해 빠져나가게 되면서 가 0으로 가기 때문이다. 즉 이 때의 delay를 하강지연

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| 리포트 | 4페이지 | 1,000원 | 등록일 2021.05.19

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디지털집적회로 inverter 설계도 및 시뮬레이션 결과

) Propagation delays (tPHL and tPLH) with PMOS/NMOS size ratio = 1.4335Figure 4.1 Schematic with design ... parametersWIDTH(ル)LENGTH(ル)NMOS42PMOS42Figure 5.2 Simulation Result (waveform)Propagation delay tPLH = 3.319ns ... ? 2.55ns = 0.769nsPropagation delay tPHL = 5.497ns ? 5.05ns = 0.447nsFigure 5.3 Netlist3) propagation

리포트 | 9페이지 | 2,500원 | 등록일 2023.01.30

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디지털집적회로설계 13주차 실습

에지를 시작하는 순간까지의 지연시간이다. 여기서도 거의 비슷하게 199.8ns 가 측정된 것을 확인할 수 있다.tpd(propagation delay) : tpdr와 tpdf ... • Solutions❑ MAGIC에서 EXTRACT한 OR GATE의 Delay, Power❑ SPICE 코드 및 설명, 시뮬레이션 결과 및 파형input signal은 실습시간 ... 에 했던 and와 동일하게 넣어주었다.이를 엑셀로 확인해보면 다음과 같다.OR GATE에 대한 Transistor level 과 이에 대한 delay 측정 방식이다.결과를 확인해보

리포트 | 8페이지 | 2,000원 | 등록일 2023.11.25

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[아날로그 및 디지털 회로 설계실습] 예비보고서7

시간(Propagation delay)”가 존재한다. 이는 논리회로가 입력신호를 받고 출력 결과를 나타낼 때까지의 걸리는 시간이다.- tPHL(propagation delay ... time from low to high) : 입력이 변환 직후, 출력이 low에서 high로 변할 때까지 시간- tPLH(propagation delay time from high to ... 파형을 측정한다.오실로스코프의 cursor 기능을 이용하여 propagation delay를 측정할 수 있다.3.2 NAND 게이트 설계 및 특성 분석(A) Vcc를 5 V(논리

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| 리포트 | 10페이지 | 1,500원 | 등록일 2022.09.14

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Logic gates-TTL gates와 드모르간의 법칙 결과보고서 A+ 레포트

4번 propagation delay 실험에서 scope 화면의 신호에 노이즈와 오류가 많이 발생하여 실험에 어려움이 있었다. 파형발생장치로 oscilloscope의 Ch.1

리포트 | 5페이지 | 2,000원 | 등록일 2023.11.15

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디지털전자회로 2021 퀴즈5 해답

의 maximum logic propagation delay (tpd)와 minimum logic contamination delay (tcd)를 각각 구하시오. (Clock cycle ... 을 Wallace tree adder를 통해 구현하고자 한다. 필요한 half/full carry save adder와 몇 bit의 carry propagation adder가 필요한 지구하시오

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| 시험자료 | 7페이지 | 2,500원 | 등록일 2022.11.07

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아날로그및디지털회로설계실습 논리함수와게이트

가 게이트의 출력으로 나올 때까지는 약간의 시간이 걸린다. 이 지연되는 시간을 전파지연시간이라고 한다. 입력이 1에서 0으로 변할 때를t_{ PHL}(propagation delay ... time from high to low), 출력이 0에서 1로 변할 때를t_{ PLH}(propagation delay time from low to high)라고 한다.우선 ... 사각파의 입력과 출력의 파형을 오실로스코프로 동시에 측정한다. 그러나 이 상태에서는 얼마나 delay 되어있는지 (한 주기 이상 딜레이 되었을 가능성이 있기 때문) 알기 힘들

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| 리포트 | 5페이지 | 1,000원 | 등록일 2021.12.15

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인하대 VLSI 설계 5주차 Multiplexer

, S1Y00D001D110D211D35) Propagation Delay(전파 지연): 회로에서 입력 신호 값의 변화가 출력까지 전달되는 데 걸리는 시간이다. 출력의 상승, 하강 ... 에 대해 각 입력에서의 상승 지연 시간()과 하강 지연 시간(의 평균 값을 전파 지연 시간라고 한다.Propagation Delay는 출력이 1(VDD)과 연결되거나 0(GND ... )과 연결될 때의 스위칭 속도와 관련 있으므로주파수와 관계없이 일정하다. 따라서 회로의 주파수를 지나치게 작게 설정하면 Propagation Delay는 줄지 않고 일정하여 출력 결과

리포트 | 8페이지 | 2,000원 | 등록일 2023.03.15

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실험2 Logic gates-TTL gates와 드모르간의 법칙 결과보고서 A+ 레포트

, falling time 및 propagation delay를 측정한다.2. 결과 및 분석 (모든 실험에서 빵판의 빨간줄은 5V, 파란색은 ground에 연결

리포트 | 5페이지 | 2,000원 | 등록일 2023.11.15

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디집적, 디지털집적회로설계 실습과제 9주차 인하대

NAND GATE의 Delay, PowerNAND gate의 propagation delay를 측정하기 위한 코드이다. Transistor를 사용하여 NAND gate를 구현 ... 하는 element들이 없기 때문에 전력은 음수가 나오거나 매우 작은 값이 출력된다.고찰이번과제는 HSPICE로 단순 회로 구동만을 검증하는 것이 아닌 propagation delay와 power ... 연습할 수 있었는데 pulse형태의 신호에서 fall, rise 키워드도 사용이 가능하다는 것을 이번과제에서 알게 되었다.이론강의 시간에 배운대로 propagation delay

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| 리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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디집적, 디지털집적회로설계 실습과제 12주차 인하대

Adder의 1.2151E-10가 Subcell을 사용해 작성한 Full Adder의 3.0761E-10 보다 작게 측정되었다. 이 두가지 delay의 평균값인 propagation ... 하는 delay들 때문에 propagation delay는 CMOS Full Adder가 더 작게 측정된다.output값이 20% -> 80%으로 증가하는 시간인 는 2.7262E ... 된 트랜지스터의 개수가 많은 Subcell Full Adder의 propagation delay가 대체적으로 CMOS Full Adder보다 크게 측정이 되었다. 하지만 경향이 이런 것일

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| 리포트 | 17페이지 | 1,500원 | 등록일 2021.08.31

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[2024/A+]서울시립대_전전설3_실험9_결과

%까지의 시간 구하기 TPHL (Time propagation delay high-low) = 600ns TPLH (Time propagation delay low-high) = 3 ... 다. 7.68 µs의 하강 시간은 상승 시간에 비해 느리며, 하강 전이가 상대적으로 느리게 발생함을 나타낸다. 전파 지연 시간 (Propagation Delay) tphl (High

리포트 | 21페이지 | 2,000원 | 등록일 2025.03.10

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디시설, 디지털시스템설계 실습과제 11주차 인하대

-1개 필요하므로 N-1비트로 설정했고 propagate신호와 generate 신호는 N비트로 설정했다. 이후 propagate 신호와 generate 신호의 관계식을 그대로 ... 로 도식화한 것이다. 이제 4비트 CLA의 critical path delay를 분석해보자. Timing constraints에서 input과 output delay를 설정해 주 ... 었고 이는 data margin을 정하는 것이다. 따라서 margin에 따라 critical path delay 가 달라진다. critical path delay = required c

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| 리포트 | 9페이지 | 1,500원 | 등록일 2021.08.31

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서강대학교 디지털논리회로실험 6주차 결과보고서

의 이전상태를 유지하게 된다. 회로와 function table은 다음과 같다.모든 latch들은 propagation delay가 존재하는데, 이로 인해 D-latch에서는 새로운 ... 문제가 발생한다. Delay로 인해 clock에는 D신호에 대해서 setup time과 hold time이 존재하는데, 전자는 falling edge이전 구간

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| 리포트 | 12페이지 | 1,000원 | 등록일 2021.10.02

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