Tphl(Low to high propagation delay time)과 Tplh(high to low propagation delay time)가 주어졌을 때 Inverter의 Width 구하기

소개

NMOS의 Tphl과 PMOS의 Tplh가 주어졌을 때 Schematic을 이용하여 회로를 구성하고 VI Editor를 작성하여 구한 뒤 실제값을 확인하여 계산한 결과와 비교하는 과정입니다.

목차

NMOS TpHL이 0.5ns가 되는 Wn 계산
- Schematic 회로 구성
- VI Editor 작성
- TpHL 계산
- TpHL 실제값 확인

PMOS TpLH가 0.5ns가 되는 Wp 계산
- Schematic 회로 구성
- VI Editor 작성
- TpLH 계산
- TpHL 실제값 확인

본문내용

TpHL 실제값 확인

Output과 10.5ns가 만나는 전압값이 1.2724V가 됨을 확인할 수 있다. 이 값과 1.25V와의 오차는 1.79%이며 거의 같음을 알 수 있으며, 1.25V의 값에 접근하기 위해 Wn을 소수점 첫째자리 단위로 변화해 가며 실제 Wn값을 찾아보았는데 Wn=6.6μm가 되었을 때, Output과 10.5ns가 만나는 전압값이 1.2441V가 됨을 확인할 수 있었으며 이 값과 1.25V와의 오차는 -0.47%에 불과하다.

VI Editor 작성
Netlist를 추출한 후, VI Editor를 이용하여 요구사항(SS Model, Temp=70℃, tpLH=0.5ns)에 맞춰 작성한다.
***** tplh *****
.option post
.lib ‘../N_corner.skew’ ss
.lib ‘../Nmos.lib’ device
.temp=70
.tran 0.001 13ns

vdd vdd 0 dc 2.5
vss vss 0 dc 0
vin vin 0 pwl(0ns 2.5v 10ns 2.5v 10.001ns 0v)
.ic v(vout)=0

Cxc0 vout vss 1pf
Mxp0 vdd vin vout vdd p w=17.2u l=0.25u

.end

참고자료

· 없음