"testbench"의 검색결과 입니다.

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verilog 시계 verilog 자판기 FPGA 사칙연산 논리회로설계 vhdl vivado 컴퓨터

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"testbench" 검색결과 141-160 / 248건

Verilog 를 이용한 CPU의 Pipeline 구현 (컴퓨터 아키텍쳐 실습)

한 뒤, cpu testbench에서 cpu의 정상 동작을 확인한다.동일한 TSC assembly program을 pipelining을 사용한 CPU와 사용하지 않은 CPU 모두 ... in Lab11)! CPU의 testbench skeleton은 이전 실험과 동일함. 각자 수정해서 사용.3. 실험 과정실험 전에 다음 사항을 준비한다.(1) cpu module ... ode를 cpu testbench의 memory 부분에 assign한다.cpu module을 작성하는 과정은 다음과 같다.(1) cpu의 micro architecture를 정의

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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아주대 논리회로 김영진교수님 - 프로젝트(4비트 2의 보수회로)

onfiguration TESTBENCH_FOR_tester of tester_tb isfor TB_ARCHITECTUREfor UUT : testeruse entity work.tester ... (structural);end for;end for;end TESTBENCH_FOR_tester;

리포트 | 11페이지 | 2,500원 | 등록일 2013.03.04

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실험2 제07주 Lab05 Pre Mux & DMux & BCD

하였다. >< 설계한 2-bit 2 to 1 Multiplexer가 제대로 작동하는지 확인하기 위하여 다음과 같은Testbench를 작성하여 Simulation을 실행하였다. >< 설계한 2 ... Code를 작성하여 설계하였다. >< 설계한 1-bit 4 to 1 Multiplexer가 제대로 작동하는지 확인하기 위하여 다음과 같은Testbench를 작성하여 Simulation ... Code Convertor가 제대로 작동하는지 확인하기 위하여 다음과 같은Testbench를 작성하여 Simulation을 실행하였다. >< Input In을 0부터 15까지 입력

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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그레이 부호화된 10진수 계수기를 이용한 시계

리포트 | 5,000원 | 등록일 2016.10.09

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SVA를 이용한 교통 신호등 로직 설계

구현된 교통 신호등 논리 회로를 SVA를 이용하여 상태 천이를 check하는데 있다.

리포트 | 3,000원 | 등록일 2014.11.26 | 수정일 2014.12.29

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4주차 부울대수의 간소화(1) : schematic 이용

의 Simulation 입력 값이다.표와 같이 Simulation을 진행 하고 싶다면 Testbench의 나머지 부분을 작성 하시오. ( 각 신호의 Delay는 50ns이다.)

리포트 | 13페이지 | 1,000원 | 등록일 2014.10.12

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4비트 ALU 설계 및 검증 (8개 인스트럭션)

리포트 | 3,000원 | 등록일 2014.12.01

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Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

을 모두 동작하는지를 확인하기 위해, TSC instruction을 모두 사용하는 프로그램을 작성한 뒤, cpu testbench에서 CPU의 정상동작을 확인한다.Lab 06 ... 로 작성한다.TSC full instruction 테스트를 위한 TSC assembly code를 작성한다.위의 code를 cpu testbench의 memory 부분에 assign ... 한 interface에 맞추어 cpu module을 작성한다.(4) cpu testbench를 이용하여, cpu가 정상동작 하는지 확인한다.동작이 올바르게 되었다고 판단되면, 시뮬레이션을 초기

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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Encoder .Decoder. 7-segment 결과레포트

Encoder 회로를 Modelsim 확인 위해 Testbench 작성[ 그림 ] 4 x 2 Encoder 회로 testbench[ 그림 ] 4 x 2 Encoder 회로 ... 를 Modelsim 확인 위해 Testbench 작성[ 그림 ] 2 x 4 decoder testbench[ 그림 ] 2 x 4 decoder compilation- 15 ns I [1..0

리포트 | 14페이지 | 2,000원 | 등록일 2014.01.06

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디지털시스템 실험(동기식 up/down counter)+응용한 신호등 설계

와 Register를 이용한 한자리 정수 덧셈 뺄셈 계산기를 구현하는 것이 목적이다.1. Up/down counter의 Verilog code이다2. 조교님이 올려주신 testbench c

리포트 | 3페이지 | 1,500원 | 등록일 2014.11.03 | 수정일 2016.11.10

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DMAC 프로젝트

여 DMAC의 동작의 특성을 파악하고 이해한다.설계 하는데 있어서 bus를 통해 DMAC와 RAM, testbench를 통해 연결해 봄으로써, 꼼꼼히 작성하는 눈을 키우고 실수 ... 크게 어려움은 없었다. 총 4개의 ram이 있는데, testbench에서 address를 주는데 상위 4비트로 ram과 dmac를 구분한다. 그 중 선택된 램에 cen에 1 ... 를 읽어온다. DMAC가 읽어온 data를 destination address에 위치한 memory 에 write한다. DMAC의 동작이 마무리 되고 testbench

리포트 | 25페이지 | 3,900원 | 등록일 2014.04.15 | 수정일 2015.11.17

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실험2 제10주 Lab08 Pre Counter & 7Segment & Piezo

Labs1) Lab 1 of 4-bit Up Counter With 7 Segment< Testbench >< Test Fixture >2) Lab 2 of 7 Segment With ... Piezo< Testbench >< Test Fixture >4. SummarizeLab 1은 4-bit Up/Down Counter를 설계, 제작하고 그 출력값을 LED 대신

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.14

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[컴퓨터공학기초설계및실험2 보고서] Traffic Light Controller

tructural하게 design했었는데, testbench가 뭔가 이상했다. 확인하려고 state를 output으로 줬었는데, 그 부분을 다시 빼고 Ta와 Tb를 보며 La와 Lb를 확인 ... 하면서 결과를 확인하였다. testbench에서 clock에 상관없이 결과 값이 바뀌는 이상한 결과가 나타났었다. 그러나 tl_cntr모듈에서 output logic을 instance할.

리포트 | 11페이지 | 1,500원 | 등록일 2015.04.12

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서울시립대학교-전자전기컴퓨터설계실험2-제03주-Lab02-Pre

를 고려하지 않았기 때문에, 결과에 Delay 요소가 없다.SequenceDesign 탭의 Simulation 선택, Behavioral 선택.미리 설계된 TestBench 파일

리포트 | 8페이지 | 1,500원 | 등록일 2017.09.04

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Verilog HDL 문법 자료 (A+받은 자료 입니다)

(a+b) A b ?:Verilog 논리회로 표현 시뮬레이션 Testbench를 이용해 검증한다. • 회로에 실제 입력 대신 시뮬레이션 파형 입력 • 최상위 계층의 module ... 로 선언한다 • Testbench 파일은 외부와 입출력을 하지 않는다Verilog 논리회로 표현 시뮬레이션 예)NOT게이트게이트 레벨 표현 module inv_1(A, Y

리포트 | 34페이지 | 3,000원 | 등록일 2015.06.22 | 수정일 2015.06.23

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VHDL을 이용한 산술연산회로설계

(cnt) 값을 증가시키며 계산을 진행한다. ■ Count가 8이 되었을 때의 최종값을 output으로 출력하여 값을 확인한다. ■ 아래 표의 값을 사용하여 testbench 진행 ... 의 최종값을 output으로 출력하여 값을 확인한다. cnt 값이 8이 되었을 때 output에 최종값을 집어넣는다. ■ 아래 표의 값을 사용하여 testbench 진행 후 출력 ... 중ut이 결과값이다. 5) Discuss how you test it 주어진 testbench를 통해 ALU와 BOOST의 작동을 알아보았다. ALU ALU에서는 연산에 사용할 A

리포트 | 25페이지 | 2,000원 (10%↓) 1800원 | 등록일 2014.06.10 | 수정일 2022.11.07

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논리회로설계실험 ALU & multiplier (결과보고서)

ALU를 설계하고 TESTBENCH를 통하여 검증하도록 한다.>>MultiplierMultiplier는 엄연히 덧셈의 확장형이다. 그렇기 때문에 과정이 길어질 뿐 덧셈만으로 연산 ... 다.>>multiplier입력값 x, y를 다르게 주며 10ns 단위로 연산을 수행한 결과이다. 알아보기 쉽도록 10진수로 바꾸어 출력을 해 주었으며 이것은 예상결과인와 같게 된다.Testbench

리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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Verilog를 이용한 레지스터(Register) 와 데이터패스(Datapath) 구현 (컴퓨터 아키텍쳐 실습)

도록 CPU의 control 부분을 구현한다.CPU의 동작을 확인하기 위해 위에서 제시했던 네 가지 instruction만을 사용하는 프로그램을 작성한 뒤, cpu testbench ... 를 CPU testbench의 memory 부분에 assign한다.1. CPU의 micro architecture를 정의하고 설계한다.2. Active-HDL을 실행하고 새 ... workspace를 생성한다.3. 제시한 interface에 맞추어 CPU module을 작성한다.4. CPU testbench를 이용하여, CPU가 정상동작하는지 확인한다.4. 결과

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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Shitf Register 설계

가 2일 경우 출력값을 right shift// mode가 입력값을 출력값으로 받아들임// module을 끝냄2) Testbench Source// Time을 1ns의 단위와 1

리포트 | 3페이지 | 1,000원 | 등록일 2008.09.03

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실험2 제05주 Lab03 Pre Gate Primitive & Behavioral Modeling

를 Behavioral Modeling으로 설계하였다. >< Testbench code를 작성하여 Simulation을 할 수 있는 조건을 만들어주었다. >Functional Simulation ... gate로 이루어진 1-bit Full adder를 설계하여 보았다. Testbench code를 작성하고 Functional simulation과 Timing simulation

리포트 | 8페이지 | 1,500원 | 등록일 2014.03.11 | 수정일 2014.03.17

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