"아주대 논리"의 검색결과 입니다.

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"아주대 논리" 검색결과 81-100 / 669건

아주대학교 논리회로실험 실험3 예비보고서

_{out} 이용하는 방법과 5 - 4 이면 5 + (-4)로 바꿔서 덧셈과 같은 방식으로계산할 수 있다.Half ADDER (반가산기)논리게이트를 이용하여 2개의 비트(0 혹은 1 ... 이 된다.)Full Adder (전가산기)논리게이트를 이용하여 2개의 비트 와 자리올림C _{i`n`} 을 더해 SumC _{out}을 표현하는 회로를 구성한다.반가산기 회로 2개 ... _{out}이 1이 된다면 다음 계산의C _{i`n`}이 1이 되어 반가산기로는 표현할 수 없으므로 전가산기를 이용하여야 된다.Half Subtracter (반감산기)논리게이트

리포트 | 7페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험4 예비보고서

1. 실험목적ⅰ)멀티플렉서(Multiplexer)와 디멀티플렉서(Demultiplexer)의 원리를 이해하고 실험을 통해 동작을 확인한다.2. 실험이론ⅰ) 멀티플렉서 (Multiplexer)- 하나의 채널을 사용하여 다중 장치(unit) 또는 오퍼레이션(operatio..

리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험6 예비보고서

에 의해 미리 정의되어 있는 셀들로 구성되어 있다. 표준 IC와 ASIC에 각각의 래치와 플립플롭의 셀을 독자적인 논리 게이트나 귀환 루프를 사용하여 귀환 순서 회로롤 설계 ... 할 수 있는 회로이며 순차 회로의 기본요소이다. 조합논리회로에 비해 플립플롭은 이전상태를 계속 유지하여 저장한다. 디지털 공학에서 입력을 출력에 반영하는 시점을 클럭 신호의 순간 ... 에서 제공되고, 그것을 어딘가에 저장하고 한다면, D 치는 이러한 응용에서 사용된다.위의 그림은 D래치이다. 이 논리 도표에서 래치는 하나의 D(데이터)입력으로부터 S와 R의 입력을 발생

리포트 | 13페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험8 예비보고서

하다. 출력은 EN이 유효할 때, 그리고 유효할 때에만 T의 상승 에지에서 토글한다. EN 입력에 연결된 조합 논리가 T의 상승 에지마다 어떤 플립플롭이 토글할지를 결정한다.첫 번째 그림 ... 한다. 이진 리플 카운터와 마찬가지로 동기 n비트 이진 카운터는 비트당 고정된 크기의 논리(인에이블이 있는 T 플립플롭과 2입력 AND 게이트)로 구현할 수 있다.첫 번째 그림의 카운터 ... 가 너무 짧으면, 변화가 카운터의 LSB에서 MSB까지 전파되는데 시간이 모자랄 수도 있다. 이 문제는 각 EN 입력을 전용의 AND 게이트로 구동하여 1 수준 논리로 만듦으로써 두

리포트 | 9페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험 실험10 예비보고서

1. 실험목적D/A와 A/D 변환기(converters)회로의 구성과 동작 원리에 대해 이해하고, 응용 능력을 키운다.-DAC : digital 신호를 analog 신호로 변환-ADC : analog 신호를 digital 신호로 변환2. 실험이론디지털 시스템은 아날로그..

리포트 | 10페이지 | 1,000원 | 등록일 2014.02.28 | 수정일 2014.03.02

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아주대학교 논리회로실험CMOS 회로의 전기적 특성예비

논리회로 실험 예비보고서실험2. CMOS 회로의 전기적 특성1. 실험 목적CMOS 회로의 전기적 특성을 이해해 본다1)Inverter의 입출력 특성과 Schmitt-trigger ... margins논리회로에서 사용하는 논리값은 1(High = VCC), 0(Low = GND)의 두 종류이다. 전형적인 CMOS 논리회로는 5V 전원으로 동작한다. 이러한 회로에서 0 ... ~1.5V 사이의 전압은 논리 0으로, 3.5V~5.0V의 전압은 논리 1로 해석한다. 즉 다른말로 실제의 물리적인 논리소자들이 취하는 전류, 전압 값들은 연속적이므로 이러한 연속

리포트 | 3페이지 | 1,000원 | 등록일 2013.11.29

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아주대학교 논리회로실험CMOS 회로의 전기적 특성 결과

논리회로실험 결과보고서실험2. CMOS 회로의 전기적 특성실험 1) Inverter의 입출력 특성 확인-CH1의 값을 4.5에서0으로 줄이며 변화되는 좌표값 기록-CH1의 값

리포트 | 7페이지 | 1,000원 | 등록일 2013.11.29

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아주대학교 논리회로 설계 과제 Key Pad 자물쇠

입력 : 4bit로 이루어진 5자리 비밀번호 출력 : 1bit로 이루이진 출력 2개 Door open 여부 (문이 열리면 “1”, 문이 열리지 않으면 “0”)비밀번호 오류 여부 (비밀번호 5개가 모두 맞으면 “0”, 한 개라도 틀린다면 “1”)이렇게 입력을 받아서 비..

리포트 | 4페이지 | 1,500원 | 등록일 2013.11.28

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아주대학교 논리회로 HDL프로젝트 100점만점보고서 상세설명 + CODE포함

논리회로 VHDL Proj.2#. Project 개요VHDL 2nd Project는 Seven Segment Decoder를 VDHL로 구현하는 것이다.7 Segment

리포트 | 15페이지 | 2,500원 | 등록일 2016.07.09 | 수정일 2016.07.11

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아주대학교 논리회로 설계 과제 1. 7 Segment Decoder vhdl

-7 Segment decoder를 이용해 학번을 출력-설계 방식은 if, case, with ~select, when 등을 택해서 설계-Block diagram이나 Structure 표현-xx.xx.xx. 형태로 날짜를 출력-201200001 형태로 학번을 출력-꼭 ..

리포트 | 11페이지 | 1,500원 | 등록일 2013.11.28

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아주대 논리회로 DOOR LOCK term project

2015-2학기-선우명훈 교수님 논리회로 프로젝트였습니다.VHDL을 이용한 코딩으로 ModelSim 있어야 돌아갑니다.

리포트 | 12페이지 | 2,000원 | 등록일 2015.12.24

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아주대 논리회로실험 설계 프로젝트 결과보고서

[설계 Project. Up/Down Counter 설계]? 실험 목적- FPGA를 이용하여 Up ? Down Counter를 설계한다.? 작동 원리 설명1. 기능 설명- 보드의 Key0,1을 이용하여 시작/정지(Key0), Up/Down(Key1) 버튼을 구성한다.-..

리포트 | 8페이지 | 2,000원 | 등록일 2016.06.16

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아주대 논리회로 vhdl 신호등 과제[학점 A+]

보행자 신호등은 적색등과 녹색등으로 이루어져있으며, 녹색등 안에 숫자를 카운트할 수 있는 7-Segment 2개가 포함된 게 일반적인 신호등이다.이번 프로젝트에서는 간단하게 녹색등 하나에, 7-Segment 1개가 포함된 신호등을 제작한다.입력 1개와 출력 8개가 존재..

리포트 | 9페이지 | 2,000원 | 등록일 2016.05.29 | 수정일 2016.05.31

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아주대 논리회로실험 5 예비보고서 Decoder & Encoder

을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/04/10과목명: 논리회로실험교수명: 이정원분 반: 5조학 번:성 명:실험5. Decoder ... %80/2014%EA%B8%B0%EC%B4%88%EC%A0%84%EC%9E%90%ED%95%99%EC%8B%A4%ED%97%981/Decoder_and_Encoder.pdf.논리

리포트 | 8페이지 | 1,000원 | 등록일 2016.12.24

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아주대 논리회로실험 counter 예비

논리회로 실험 예비보고서실험8. Counter1. 실험 목적- 카운터의 동작원리와 특성을 이해- 동기식 카운터와 비동기식 카운터에 대해 이해- 2진 카운터에 대해 이해2. 실험 ... 다. 카운터는 레지스터의 특수한 형태이지만 레지스터와 구별하기 위해서 카운터라고 따로 이름을 붙인 것이다. 카운터는 일정한 반복 출력순서를 발생하기 위한 순차논리회로이다. 카운터

리포트 | 5페이지 | 1,000원 | 등록일 2013.11.29

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[A급자료] 아주대 논리회로실험 Quiz대비자료

1. 다음 그림은 CMOS의 입력 전압 값의 변화를 나타낸 것이다. 아래 그림에 CMOS의 출력이 High, Low, Abnormal 상태가 되는 구간을 표시하여라.(단, VCC= 5V, VIHmin= 3.5V, VILmax=1.5V, GND=0V이다)GND(=0)

시험자료 | 3페이지 | 3,500원 | 등록일 2016.07.09

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아주대 논리회로실험 실험1 basic gates 예비보고서

을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/03/13과목명: 논리회로실험교수명: 이정원분 반:학 번:성 명:1. Basic Gates실험목적기본 ... GATEAND 게이트는 2개 이상의 입력과 1개의 출력으로 구성된 논리게이트이며, 출력 신호는 입력 신호의 논리조합(논리곱)에 의하여 결정된다. 모든 입력이 “1”상태일 때만 출력이 “1 ... 으로 구성된 논리게이트이며, 출력 신호는 입력 신호의 논리조합(논리합)에 의하여 결정된다. 입력이 한 개 이상 또는 모두 “1”상태일 때만 출력이 “1” 상태로 되는 게이트를 OR

리포트 | 8페이지 | 1,000원 | 등록일 2016.07.20 | 수정일 2016.09.21

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아주대 논리회로실험 프로젝트 FPGA로 Stop Watch 만들기

와 K가 모두 1인 때를 제외하고는R-S F/F의 동작과 똑같다.3) 래치 (D Latch): 디지털 논리회로에 있어서 Latch는 하나 이상의 비트를 저장하기 위한 디지털 논리회로

리포트 | 15페이지 | 5,000원 | 등록일 2015.03.12

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아주대 논리회로실험 실험4 예비보고서 Multiplexer & Demultiplexer

을 이수하는데 최선을 다할 것을 서약합니다.학 부: 전자공학부제출일: 2015/04/03과목명: 논리회로실험교수명: 이정원분 반: 5조학 번:성 명:실험 4Multiplexer

리포트 | 5페이지 | 1,000원 | 등록일 2016.12.24

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아주대학교 논리회로실험 예비8소스

실험 8. R A M (Random Access Memory)1. 목적=> 플립플롭을 이용한 반도체 memory의 논리 회로도를 알아봄으로써 기본구조와 기본적인 동작 원리를 익히

리포트 | 3페이지 | 1,500원 | 등록일 2008.11.27

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