"논리회로실습"의 검색결과 입니다.

통합검색(1,027)
리포트(855)
자기소개서(150)
시험자료(12)
논문(6)
서식(1)
방송통신대(1)
이력서(1)
ppt테마(1)

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

성결대 논리회로 아날로그 전전설2 래치와 플립플롭 4bit adder 결과 FPGA 사칙연산 디지털 설계 4bit adder 회로 설계 논리게이트

"논리회로실습" 검색결과 81-100 / 1,027건

판매자 표지는 다운로드시 포함되지 않습니다.

Verilog 및 Quartus II를 이용한 논리회로 설계 실습 4-예비,결과 보고서

100000111XXXX10001001XXXXX1001011XXXXXX101101XXXXXXX11111Priority encoder의 진리표● 진리표를 이용하여 각 출력에 대한 회로를 최소 수의 ... 를 나타내는 신호(NEG)와 절대값으로 변환하여 7-segment display에 표시될 수 있도록 하는 회로를 설계하시오. 즉 adder의 결과가 1110( = -1)이면 NEG 값 ... 은 1이 되고 절대값은 2가 된다. 실제 회로에서는 NEG 신호는 LED에 연결되고, 절대값은 7448을 통하여 7-segment에 표시되게 한다.S3S2S1S0NEGabcdefg

리포트 | 6페이지 | 1,000원 | 등록일 2009.01.25

다운로드 장바구니
Verilog 및 Quartus II를 이용한 논리회로 설계 실습 6-예비,결과 보고서

hem 1)의 회로를 Moore machine으로 설계하시오.Moore machine의 상태도를 작성하면 다음과 같다.Moore machine sequence detector 상태도S ... 에서 1이 출력되었다. 상태도와 비교했을 때 S4에서 0을 받으면 다시 S3로 간다는 것과 일치한다.3) 다음과 같은 회로를 구성하여 회로의 출력을 Sequence detector ... 의 입력으로 넣는다. 이 회로에서 CLK입력은 sequence detector와 공유된다. 이 회로의 입력은 아래의 파형과 같다. 이 회로는 A0 ~ A7까지의 값을 load

리포트 | 13페이지 | 1,000원 | 등록일 2009.01.25

다운로드 장바구니
Verilog 및 Quartus II를 이용한 논리회로 설계 실습 3-예비,결과 보고서

설계이 회로도는 예비보고서에 작성했던 BCD code의 9의 보수기 논리도를 바탕으로 설계과정에 필요하다 생각되어 7조의 회로도를 참고하여 작성한 것이다.9의 보수기에는 7404 ... 해서 설계한 논리도를 바탕으로 7조의 회로도를 참고해서 작성했다.이 회로 설계에는 7404, 7408, 7411, 7427, 7432 총 11개의 IC를 사용했다. 실험중 ... 실험3 예비보고서① BCD 입력에 대한 9의 보수 생성기의 진리표를 작성하시오. 이 회로의 입출력 및 동작은 다음과 같다.A. 입력: 4 자리 BCD codeB. 출력:i. 입력

리포트 | 8페이지 | 1,000원 | 등록일 2009.01.25

다운로드 장바구니
Verilog 및 Quartus II를 이용한 논리회로 설계 실습 2-예비,결과 보고서

.-> 실험1과 실험2의 파형을 비교해 보았을 때, schematic으로 시뮬레이션한 waveform은 verilog로 시뮬레이션한 waveform보다 노이즈가 적게 나왔으나 회로 ... ], Cout);endmodule->실험 1,2,3 모두 같은 파형의 신호를 입력하였을 때 출력 역시 같았다. 회로지연시간은 schematic이나 gate-level로 시뮬레이션한 회로 ... 보다 verilog로 시뮬레이션한 회로의 지연시간이 더 작았다. 그러나 실험1과 실험3은 각각 schematic과 gate-level로 설계 했음에도 불구하고 실험1에 보이지 않

리포트 | 9페이지 | 1,000원 | 등록일 2009.01.25

다운로드 장바구니
Verilog 및 Quartus II를 이용한 논리회로 설계 실습 5-예비,결과 보고서

듯이 simulation결과에는 아무 이상이 없었음을 알 수 있다.이전까지의 실험, 즉 실험4까지는 조합논리회로를 설계하는 실험이었다. 하지만 이번 실험5부터는 순서논리회로를 설계하는 실험이었다. ... +*************11110001010110not allowed111not allowed위 작성한 진리표를 이용해 회로를 구성하면 다음과 같다.S-R Latch아래는 위 회로를 다음 ... 조건과 부합하는 회로임을 알 수 있다.4) D F/F을 이용하여 synchronous parallel load 기능이 있는 4-bit shift register를 설계하시오.이 s

리포트 | 13페이지 | 1,000원 | 등록일 2009.01.25

다운로드 장바구니
[디지털 논리 회로 실험]디지털 논리 회로 실험,실습(Half/Full Adder, 4-bit Adder/Subtracter)

디지털 논리 실험()-결과 보고서-Chap 6 7담당조교 *** 조교님전기전자공학부044**** ***044**** ***1.실험 결과Chap6. Half/Full ... 에 X와 Y와 Cin의 입력 시간이 조금씩 차이가 났다. 해결책은 이 문제를 해결하는 방법은 각 레벨에서의 딜레이가 없도록 회로를 다시 설계해야 한다. 이는 처음에 S = X ... ^ Y ^ Cin, Cout = (X & Y)|(Y&Cin)|(X&Cin)와 같이 줄여진 식을 이용하여 회로를 설계하지 않고, S = (XY'Cin')+(X'YCin')+(X'Y

리포트 | 4페이지 | 2,000원 | 등록일 2005.10.17 | 수정일 2023.05.27

다운로드 장바구니
판매자 표지

논리게이트 레포트

)4Ⅲ. 실험 결과5Ⅳ. 고찰19Ⅴ. 요약 및 결론19Ⅰ.실험 목적※ 기본 논리 게이트의 동작특성을 이해한다.※ 기본 논리 회로를 이해하고 회로의 구성방법과 측정방법을 실습 ... 한다.※ 실제 논리 회로를 구성하여 이론과 실제 논리 게이트가 동일한 지 확인 및 증명한다.Ⅱ.실험 장비1.기초 전기 전자 통신 실습장비(HBE-Basic iLAB)검증된 회로를 기반 ... 으로 모듈화하여 기초전기, 전자, 통신, 디지털 논리회로등의 실습을 하나의 장비에서 실습할 수 있도록 기본 계측기(DMM, F/G, OSC and DAQ)가 내장 되어 있는 통합장비

논문 | 18페이지 | 3,000원 | 등록일 2022.12.09

다운로드 장바구니
아날로그 및 디지털 회로 설계실습 결과보고서9

9-4. 설계실습 내용 및 분석9-4-1 설계한 전가산기 회로의 구현(2-level 로직 회로)설계실습계획서에서 그린 2-단계 전가산기 회로를 토글 스위치와 LED를 추가 ... 를 포함하여 요약한다.9번 실험에서는 조합 논리 회로의 설계 방법을 학습하였다. 특히 전가산기 회로를 구현하였다. 입출력 단자의 전압을 하나 하나 측정하는 대신 LED를 활용 ... 하여 설계 및 구 현하여라. 구현된 회로의 입력 단자와 출력 단자의 전압을 측정하여 아래의 표에 기술하여라. 측정된 전압이 토글스위치와 LED 값과 일치하는지 확인하여라.9-5

리포트 | 8페이지 | 1,000원 | 등록일 2024.07.05

다운로드 장바구니
판매자 표지

[A+결과보고서] 실습 7. 논리함수와 게이트

아날로그 및 디지털 회로 설계 실습-실습 7 결과보고서-논리함수와 게이트학 과 :담당 교수님 :제출일 :조/ 학번 / 이름 :7-4. 설계 실습 내용 및 분석7-4-1 설계 ... 은 진리표에 나와있는 것처럼 A는 논리값 1, B는 논리값 0 상태로 최종적인 출력 결과는 동일하다.7-5. 검토사항본 설계실습에서 무엇을 하였으며 그 결과는 어떤가? 수치를 포함 ... 하여 요약한다. 설계실습계획서에서 설계한 회로와 실제 구현한 회로의 차이점을 비교하고 이에 대한 이유를 서술한다. 설계실습이 잘되었다고 생각하는가? 실습이 잘 되었거나 못 되

리포트 | 13페이지 | 1,000원 | 등록일 2025.01.31

다운로드 장바구니
판매자 표지

[A+예비보고서] 실습 7. 논리함수와 게이트

아날로그 및 디지털 회로 설계 실습-실습 7 예비보고서-논리함수와 게이트학 과 :담당 교수님 :제출일 :조/ 학번 / 이름 :. 실습 목적여러 종류의 게이트의 기능을 측정 ... 하여 실험적으로 이해한다.. 실습 준비물부품스위치: 2개AND gate 74HC08 : 2개OR gate 74HC32 : 1개Inverter 74HC04 : 2개NAND gate 74HC ... 개파워서플라이 (Power supply) : 1대함수발생기 (Function generator) : 1대점퍼선 : 다수7-3 . 설계실습 계획서7-3-1 XNOR 게이트 설계 및

리포트 | 7페이지 | 1,000원 | 등록일 2025.01.31

다운로드 장바구니
아날로그및디지털회로설계실습 래치와플립플롭

아날로그 및 디지털회로 설계실습예비 REPORT9. 4-bit Adder 회로 설계분 반교 수 명실험 날짜제출 날짜조학 번이 름요약 : 순차식 논리회로의 기본 소자인 래치와 플립 ... 플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.1. 서론순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건 ... 므로 넣어서는 안 되는 입력이다.3. 결론순차식 논리회로의 기본 소자인 래치와 플립플롭의 여러 종류에 대한 기능의 차이를 알아보고 동작 조건을 확인한다.참고 자료를 올려주신 조교

리포트 | 3페이지 | 1,000원 | 등록일 2021.12.15

다운로드 장바구니
판매자 표지

논리회로및실험 레포트

논리회로및실험 결과레포트20000001 임0000000000학부1. 실습목표: 프로젝트 디렉토리를 만든다. 코드를 이해하고 설명할 수 있다.2. 실습내용:--COUNT_8BIT

리포트 | 4페이지 | 1,000원 | 등록일 2024.07.14

다운로드 장바구니
디지털 시스템 설계 및 실습 클럭 분주회로 설계 verilog

1. 실습목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실슴에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건에 의해 상태 ... 가 전이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.2. 코드1) moore.vmodule moore(clk, rst, i, m, n, y);input c

리포트 | 4페이지 | 2,500원 | 등록일 2021.03.24

다운로드 장바구니
클럭분주회로설계 verilog 설계

제목클럭 분주회로 설계실습 목적많은 디지털 회로에서 클럭을 분주하여 사용한다. 클럭을 분주하는 방법은 다양하지만, 이번 실습에서는 순차논리회로에 의해 상태를 정의하고 일정한 조건 ... 에 의해 상태가 천이되도록 클럭 분주회로를 설계함으로써 순차논리회로를 설계하는 절차를 배운다.실습 내용실습결과Verilog, VHLD설계1. 클럭 분주회로를 verilog로 설계

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
크기비교기 verilog 설계

제목 - 크기비교기 설계실습 목적크기 비교기 회로는 두 수 중에서 한 수가 크고, 같고, 작다는 것을 결정하는 회로이다. 이 회로는 조합논리회로이며 두 수를 비교한다. 입력 a ... 와 b는 서로 상대적인 크기를 결정하여 a>b, a=b, a

리포트 | 2페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
9. 4-bit Adder 회로 설계 예비보고서 - [아날로그및디지털회로설계실습 A+ 인증]

Cout 을 출력한다.참고 자료 : 실습 교재 이론부, Digital Design 4 Ed.2. 실습 목적- 조합논리회로의 설계 방법을 이해하고 조합논리회로의 한 예로 가산기 회로 ... 아날로그 및 디지털 회로 설계 실습-실습 9 예비보고서-4-bit Adder 회로 설계소속중앙대학교 전자전기공학부담당 교수님*** 교수님제출일2021.11.11(목)분반, 조 ... **분반, *조학번2*******이름***1. 실습을 위한 이론적 배경:부울대수는 논리학을 수학적으로 해석하기 위해 제안되었으며 현대 디지털 시스템의 수학적 바탕이 되었다. 부울대수

리포트 | 10페이지 | 1,000원 | 등록일 2022.10.30 | 수정일 2023.01.03

다운로드 장바구니
디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog

1. 실습목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터 ... 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.2. 상태 천이도현재

리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24

다운로드 장바구니
디지털공학 실생활 사례

한 논리게이트, 부울 대수 공식, 논리회로 등 이제껏 코드를 짜는 것만이 프로그래머라고 생각했던 나에게 이런 학문들은 원시적으로 느껴지고 이걸 왜 내가 배워야 하는지 크게 와 닿 ... 점을 인접한 점의 영역으로 이탈하게 하는 전송 오류를 수정할 수 있다.2-3. 논리회로논리회로는 불 대수를 물리적 장치에 구현한 것으로, 하나 이상의 논리적 입력값에 대해 논리 ... 연산을 수행하여 하나의 논리적 출력값을 얻는 전자회로를 말한다. 논리회로는 우리 일상에서 너무나도 많은 곳에서 찾아 볼 수 있다. 예를 들어 마이크로프로세서, 즉 중앙 처리 장치

리포트 | 8페이지 | 1,000원 | 등록일 2021.05.12

다운로드 장바구니
업다운 카운터 verilog 설계

제목동기식 BCD 카운터 설계실습 목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상샐활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수 ... 씩 증가하도록 한다. 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 ... 알아본다.실습 내용실습결과Verilog설계-BCD 동기식 카운터의 상태도- BCD 가산기의 Verilog 코드 기술counter.vtb_counter.vmodule counter(clk

리포트 | 3페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니
전감산기 verilog 설계

한 결과와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if ... 제목전감산기 설계실습 목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야 한다. 그리고 감사 ... ~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다.실습 내용실습결과논리식1. 전감산기 연산은 다음 식과 같다. 이 식은 Xi에서 Yi

리포트 | 5페이지 | 2,000원 | 등록일 2020.12.19

다운로드 장바구니

이전10개 1 2 3 456 7 8 9 10 다음10개

파워링크

문서 초안을 생성해주는 EasyAI

안녕하세요. 해피캠퍼스의 방대한 자료 중에서 선별하여 당신만의 초안을 만들어주는 EasyAI 입니다.

저는 아래와 같이 작업을 도와드립니다.

- 주제만 입력하면 목차부터 본문내용까지 자동 생성해 드립니다.

- 장문의 콘텐츠를 쉽고 빠르게 작성해 드립니다.

- 스토어에서 무료 캐시를 계정별로 1회 발급 받을 수 있습니다. 지금 바로 체험해 보세요!

이런 주제들을 입력해 보세요.

- 유아에게 적합한 문학작품의 기준과 특성

- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요

- 작별인사 독후감