"논리실험"의 검색결과 입니다.

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사회복지조사론 verilog 사회과학 심리학 전전설2 레포트 사회조사분석사 논리회로 설계 디지털공학실험 vhdl

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"논리실험" 검색결과 621-640 / 33,121건

아주대 논회실 논리회로실험 실험8 예비보고서

1. 실험 목적- 카운터의 동작원리와 특성을 이해한다.- 2진 시스템에서의 숫자표시와 2진 카운터를 이해한다.- 카운터를 이용해 디코딩(decoding)과 인코딩(encoding ... )의 코드변환을 실험하고 동작을 이해한다.-비동기식카운터와 동기식카운터의 차이점을 이해한다.2. 실험 이론-카운터카운터란 입력펄스에 따라서 이미 정해진 순서대로 레지스터의 상태 ... 카운터는 모든 F/F들이 같은 클럭 펄스에 의해 동시에 트리거 된다는 점에서 다르다. 따라서 동기식 카운터는 비동기식 카운터에 비해 입력신호의 전달지연시간이 훨씬 짧아진다.실험

리포트 | 5페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험7 결과보고서

1. 실험 과정 및 결과-실험결과 기록 및 정리- 6bit Shift Right Register위 회로를 브레드보드에 구현한 결과PR1,2=0 Serial Data=0 CLR=0 ... PR1,2=1 CLR=1 클럭 인가 Serial Data=1실험결과가 예비보고서의 실험 예상과 일치한다. 실험1은 6bit Shift Register로 처음에 PR값을 지정해주 ... Right Register위 회로를 브레드보드에 구현한 결과SER=0 PE=0 CLR=0 A,B,C,D,E=1PE=1CLR=1 PE=0 클럭인가실험2는 실험1의 회로를 74HC96의 IC

리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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[논리회로실험] 실험3. VHDL을 이용한 가산기설계2

과 목 : 논리회로설계실험과 제 명 : 실험3. VHDL을 이용한가산기설계2(CLA)담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04 ... 는 FullAdder의 개수가 많아지면 연산이 오래 걸리게 된다. 이번 실험에서는 'Ripple Carry Adder'에서 생길 수 있는 문제점을 보완한 'Carry Lookahead ... 다. 이를 식으로 표현하면 아래와 같다.마지막으로 'sum'을 의미하는 S는 지난번 실험에서 사용한 'Full Adder'와 마찬가지로이다.· 4bit Lookahead Carry

리포트 | 22페이지 | 2,500원 | 등록일 2014.03.22

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[논리회로실험] 실험2. VHDL을 이용한 가산기설계1

과 목 : 논리회로설계실험과 제 명 : 실험2. VHDL을 이용한가산기설계1담당교수 :학 과 : 전자전기공학학 년 : 3학 번 :이 름 :제 출 일 : 2013.04.02 ... 수도 있다.그림 SEQ 그림 \* ARABIC 1 이번 실험에 쓰이는 회로② Describe how you solve주어진 코드를 가지고 설계하는 것이어서 한

리포트 | 9페이지 | 1,500원 | 등록일 2014.03.22

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아주대 논회실 논리회로실험 실험2 결과보고서

) Schmitt-trigger의 입출력 특성 확인이 회로를 브레드보드에 구성하고 오실로스코프로 입출력을 측정하는 모습:실험1)과 실험2)는 NOT gate 논리소자를 74HC04 ... Inverter IC와 74HC14 IC의 입출력 특징을 관찰하여 논리소자의 logic level을 판정하는 방식을 확인하는 실험이었다. 오실로스코프를 보면 입력 값과 출력 값이 서로 반대 ... 실험에선 CMOS의 동작속도 중 전달지연(Propagation delay)를 확인하는 실험이었는데, 논리회로를 구성할 때 74HC04 IC에서 최대한 많은 NOT gate에 연결

리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험3 예비보고서

으로써 구할 수 있다. 이 방법에 의하면 뺄셈은 전가산기를 사용하는 덧셈이 된다. 그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. 이번 실험에서는 전감산기 ... 은 이진수의 덧셈과 뺄셈을 논리회로로 구성하여 동작을 확인하는 실험이다.반가산기와 반감산기는 두 개의 입력을 받아 두 개의 출력을 내고 전가산기와 전감산기는 세 개의 입력을 받 ... 1. 실험 목적-Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해본다.-디지털 시스템의 기본 요소인 가산기와 감산기

리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험6 예비보고서

특성을 이해해본다.2. 실험 이론-Latch(래치)래치는 비동기 기억소자로서 하나 이상의 비트들을 저장하기 위한 디지털 논리회로이다. Latch는 하나의 데이터 입력, 하나의 클럭 ... 1. 실험 목적- 여러 종류의 Flip-Flop을 구성하여 그 동작 특성을 알아본다.- 반도체 memory (RAM : Random Access Memory)를 플립플롭을 이용 ... 회로라 불리는 회로의 일종이며, 두 개의 안정 상태(stable state) 중 어느 쪽이든지 한쪽을 보존한다. 이것을 논리 회로로 사용할 경우에는 이 두 개의 상태를 0과 1

리포트 | 6페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험6 결과보고서

원리를 알아본다.-실험 이론-Latch(래치)래치는 비동기 기억소자로서 하나 이상의 비트들을 저장하기 위한 디지털 논리회로이다. Latch는 하나의 데이터 입력, 하나의 클럭 입력 ... 1. 실험 과정 및 결과-실험결과 기록 및 정리- R-S F/F이 회로를 브레드보드에 구현한 결과S=0 R=1 C=1 S=1 R=0 C=1 S=1 R=1 C=1Q(t)=0 ... :Reset Q(t)=1:Set Q(t)=1SRCQ(t)001Q(t-1)0110：Reset1011 : Set1111xx0Q(t-1):실험결과가 예비보고서의 실험 예상과 일치한다. R-S

리포트 | 9페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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논리회로설계실험 ALU & multiplier (결과보고서)

논리 연산 장치(기구).[네이버 지식백과] ALU [Arithmetic and Logic Unit] (용어해설)이번 실험에서는 산술연산, 논리연산, 시프트연산을 수행하는 8비트 ... 을 ALU라고 한다. 이것은 산술연산과 논리연산을 하는 유닛이다.외국어 표기Arithmetic and Logic Unit(영어)ALU arithmetic and logic unit 산술 ... , 감소), 논리연산(AND, OR, XOR, NOT), 시프트연산을 수행할 수 있는 회로로, 총 12가지의 연산을 할 수 있게 만들어 준다. 그 연산의 종류는 다음과 같은데 어떤

리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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논리회로실험 15주차 결과보고서

결 과 보 고 서15주차P r o j e c t분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. 실험과정[ Project ]? Quartus Ⅱ ... *************11001200100100100300110110000401000011001501010010010601100000010701111011000810000000000910010010000[ 실험 2-1 ]? Quartus Ⅱ에서 Schematic을 작성한다.? FPGA의 동작을 확인한다.보드 동작을 실행 ... 번을 누를 시 증가하던 숫자가 초기화 되어 00부터 다시 증가하게 된다.[ 실험고찰 ]1. 실험과정 1에서 1번 Block (clock divider)의 역할은 무엇인가? 만약 c

리포트 | 5페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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논리회로설계실험 FSM moore LCD (결과보고서)

를 바꾸면서 출력을 갖는다.[전화교환] 축적 프로그램 교환기의 프로그램을 구성하는 순차적 활동. 이러한 활동들은 논리적인 상태들의 진행으로 기술되는 호출 과정을 가진다. 유한 상태 ... 이 입력값 1과 같이 출력이 된다. 이는 예상한 결과와 같다.3. Conclusion이번 실험은 이론으로 알고 있던 moore machine을 구현하는 것이었다. 실험에 쓰였 ... 은 값을 출력하고 두번째줄은 입력받은 수가 1001이 되면 MAT을, 아니라면 NOT을 출력하게 된다.4. Evaluation지난 실험과 같이 LCD를 사용하는 면에 있어서는 똑같

리포트 | 19페이지 | 1,000원 | 등록일 2015.08.25

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논리회로설계실험 반가산기전가산기설계 결과보고서

논리회로설계 실험 결과보고서 #2실험 2. 조합 회로 설계-전가산기실험목표전가산기의 동작을 이해하고 진리표를 작성해 본다. 작성한 진리표를 바탕으로 최소화된 논리식을 사용하여 전 ... 가산기 회로를 동작적 모델링, 자료 흐름 모델링, 그리고 구조적 모델링 방식으로 코드를 작성해 본다. 또한 Schematic design을 이용하여 전가산기의 논리회로를 구성 ... 해 본다. 최종적으로 테스트 벤치 코드를 작성하여 시뮬레이션을 통해 전가산기 코드가 정상적으로 작동하는지 확인해 본다.실험 결과 전가산기 회로를 동작적 모델링, 자료 흐름 모델링

리포트 | 6페이지 | 1,500원 | 등록일 2018.01.10

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논리회로실험 2주차 결과보고서

.008 v0 V5 V4.004 v5 V0 V4.003 v5 V5 V4.002 v실험고찰1. 실험과정 3, 4, 5 표의 결과 값(v)을 논리 값으로 바꾸시오[표 10] 3개의 Not ... 결 과 보 고 서2주차(실험1)NOT Gate를 이용한 실험장비 사용법분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.00과정 1[표 4] 1개 Not ... inputoutputBAF000011101111실험간 오차 원인이번 실험에서 사용된 ‘디지털 멀티미터’는 높은 정확도로 전압, 전류, 전기저항 등을 측정하는 전자 계측기임에도 불구

리포트 | 6페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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논리회로실험 5주차 예비보고서

예 비 보 고 서5주차부울대수의 간소화(2)Verilog HDL code 이용분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. 목적- Verilog ... 하여 합성하고 Programming 하는 방법을 이해한다.2. 기본 이론1) Verilog HDL란?? 단순 논리 게이트나 플립플롭과 같은 기본적인 소자에서부터 제어회로, 통신용 모뎀

리포트 | 4페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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최신 디지털회로실험 실험5 추가논리게이트

실험5. 추가 논리 게이트실험목표 :□ 실험을 통하여 OR와 XOR의 진리표 결정.□ 펄스 파형을 이용하여 OR와 XOR 논리게이트 테스트.□ OR와 XOR 게이트를 사용하여 4 ... 비트 2진수의 1의 보수 또는 2의 보수를 실행하는 회로 구성.□ 모의 실험용 결함에 대한 보수(complement) 회로의 고장 진단.데이터 및 관찰내용 :표5-2 표 5-3OR ... 하여 1의 보수와 2의 보수의 결과를 볼수 있었으나 , 회로를 구성하는데 있어서 복잡한 배선의 문제 때문에 결과값을 구하는데 어려움이 있었다.실험을 통하여 1의보수와 2의보수를 직접 눈

리포트 | 3페이지 | 1,000원 | 등록일 2012.12.02

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아주대 논회실 논리회로실험 실험7 예비보고서

1. 실험 목적- 74HC76의 J-K F/F로서의 동작을 확인한다.- 74HC96의 Shift Register의 동작 원리와 특성을 이해한다.- 플립플롭을 이용하여 레지스터 ... 를 구성하고 레지스터의 동작 특성을 확인한다.2. 실험 이론- Shift Register매 클록 주기로 모든 비트를 한 자리 옮기게 하는 레지스터이다. 레지스터가 선형인 경우에는 1 ... 를 1bit씩 이동시켜 직렬로 읽을 수 있다.3. 실험 부품- IC 74HC00, 74HC76, 74HC96- LED- 330OMEGA 저항74HC00 ? NAND74HC96 - 5

리포트 | 5페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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아주대 논회실 논리회로실험 실험4 예비보고서

1. 실험 목적-멀티플렉서(Multiplexer)와 디멀티플렉서(Demultiplexer)의 원리를 이해하고 실험을 통해 동작을 확인한다.-디코더 칩의 구조와 동작에 대해서 이해 ... 한다.2. 실험 이론1.멀티플렉서(Multiplexer)멀티플렉서는 여러 개의 입력 중 원하는 입력을 출력으로 내보내는 데이터 선택기이다. 멀티플렉서에는 아날로그멀티플렉서와 디지털 ... 로 선택하는가에 따라 4개의 출력 중 하나로 출력- 2진 디코더가 디멀티플렉서의 역할을 동시에 한다는 점에 주목3. 실험 부품-DC 전원공급기 (power supply)

리포트 | 8페이지 | 1,500원 | 등록일 2014.04.08 | 수정일 2015.04.16

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논리회로실험 12주차 예비보고서

예 비 보 고 서12주차7-segment LED Decoder/10진수 Counter분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. 목적- 7-s ... decode의 동작을 실험을 통해 익힌다.2. 기본 이론① 디코더 (decoder)디코더(decoder)란 n비트의 2진 코드(code) 값을 입력으로 받아들여 최대 2n개의 서로 다른 ... 이 있는 2X4 NAND 디코더 회로② (Decade) Counter [10진 카운터]이전 실험들을 통해 카운터에 대해 학습하였고, 다음과 같이 정리해 볼 수 있다.클럭펄스인가방식비

리포트 | 4페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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논리회로설계실험 반가산기 전가산기설계 예비보고서

논리회로설계 실험 예비보고서 #2실험 2. 조합 회로 설계-반가산기실험 목표반가산기의 작동을 이해하고 진리표를 작성하여 논리식을 구하여 본다. 이를 바탕으로 Xilinx 프로그램 ... 를 사용한다.실험 내용실험1. 반가산기를 Behavioral modeling, Dataflow modeling, Structural modeling 방식으로 코딩하여 시뮬레이션 결과 ... 를 확인한다.반가산기진리표논리식과 논리회로논리식논리회로소스코드동작적 모델링(Behavioral modeling)자료 흐름 모델링(Dataflow modeling)구조적 모델링

리포트 | 7페이지 | 1,000원 | 등록일 2018.01.10

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논리회로실험 8주차 결과보고서

결 과 보 고 서8주차Latch / Flip Flop분반 : 0성명 : 000학번 : 2010000실험일: 0000.00.001. 실험과정[ 실험 1 ]1.D latch의 회로 ... 결과를 나타내는 사진이다. enable=0이고, 입력 d=1을 받아 q=0을 출력했으므로, enable=0일 때는 이전 실험과는 달리 d의 값을 저장하여 q로 전달하여 출력하지 않 ... 조건과 이에 따른 결과를 나타내는 사진이다. enable=0이고, 입력 d=0을 받아 q=1을 출력했으므로, enable=0일 때는 이전 실험과는 달리 d의 값을 저장하여 q

리포트 | 5페이지 | 1,000원 | 등록일 2014.01.05 | 수정일 2014.09.30

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