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"Phase Lock Loop" 검색결과 21-40 / 216건

자기잡음제거 전압제어발진기 이용한 위상고정루프 (A Phase-Locked Loop with a Self-Noise Suppressing Voltage Controlled Oscillator)

대한전자공학회 최영식, 오정대, 최혁환

논문 | 6페이지 | 무료 | 등록일 2025.06.23 | 수정일 2025.06.27

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주파수잠금회로(FLL)를 이용한 VCO의 위상잡음 개선 해석 (Analysis of the Phase Noise Improvement of a VCO Using Frequency-Locked Loop)

한국전자파학회 염경환, 이동현

논문 | 10페이지 | 무료 | 등록일 2025.07.01 | 수정일 2025.07.05

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32위상의 출력 클럭을 가지는 125MHz CMOS 지연 고정루프 (A 125 MHz CMOS Delay-Locked Loop with 32-phase Output Clock)

한국정보통신학회 이광훈, 장영찬

논문 | 8페이지 | 무료 | 등록일 2025.06.18 | 수정일 2025.06.26

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고주파 위상동기회로를 위한 1/64 주파수 분주기 설계 (1/64 Frequency-Divider design for high-frequency Phase-Locked Loop)

중소기업융합학회 이채준

논문 | 5페이지 | 무료 | 등록일 2025.07.01 | 수정일 2025.07.05

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PLL 주파수 합성기를 이용한 새로운 주파수 변조 회로 설계 및 제작 (Design and Implementation of a Novel Frequency Modulation Circuit using Phase Locked Loop Synthesizer)

한국전자파학회 양승식, 염경환, 이종환

논문 | 9페이지 | 무료 | 등록일 2025.06.16 | 수정일 2025.06.17

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주파수 체배기와 PLL을 이용한 10 GHz 생체 신호 레이더 시스템 (Novel 10 GHz Bio-Radar System Based on Frequency Multiplier and Phase-Locked Loop)

한국전자파학회 명성식, 안용준, 문준호, 장병준, 육종관

논문 | 9페이지 | 무료 | 등록일 2025.07.08 | 수정일 2025.07.11

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위상 고정 루프의 기준 스퍼를 감소시키기 위한 이중 보상 방식 전하 펌프 (A Dual-compensated Charge Pump for Reducing the Reference Spurs of a Phase Locked Loop)

대한전기학회 이동건, 이정광, 정항근

논문 | 6페이지 | 무료 | 등록일 2025.03.12 | 수정일 2025.03.28

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광대역 주입동기식 주파수 분주기 기반 40 GHz CMOS PLL 주파수 합성기 설계 (Design of a 40 GHz CMOS Phase-Locked Loop Frequency Synthesizer Using Wide-Band Injection-Locked Frequency Divider)

한국전자파학회 남웅태, 손지훈, 신현철

논문 | 8페이지 | 무료 | 등록일 2025.05.14 | 수정일 2025.05.21

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넓은 출력 전압 범위를 갖는 위상동기루프를 위한 저전압 Charge Pump 회로 설계 (The Design of a Low Power and Wide Swing Charge Pump Circuit for Phase Locked Loop)

대한전자공학회 부영건, 고동현, 김상우, 박준성, 이강윤

논문 | 4페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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무정전전원장치에 적합한 주파수 제한기와 안티 와인드업을 가지는 새로운 3상 전원각 정보 추출 방식 (New 3-Phase Phase Locked Loop(PLL) Strategy Having Frequency Limiter and Anti-windup Suitable to Uninterruptible Power Supply)

한국산학기술학회 지준근

논문 | 6페이지 | 무료 | 등록일 2025.03.10 | 수정일 2025.03.28

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위상고정루프를 이용한 낮은 지터 성능을 갖는 스마트 오디오 디바이스용 이중 출력 주파수 합성기 설계 (A Low Jitter Dual Output Frequency Synthesizer Using Phase-Locked Loop for Smart Audio Devices)

대한전자공학회 백예슬, 이정윤, 류혁, 이종연, 백동현

논문 | 9페이지 | 무료 | 등록일 2025.03.13 | 수정일 2025.03.28

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LiDAR 시스템용 절대시간 측정을 위한 위상고정루프 기반 시간 디지털 변환기 설계 (Design of Phase Locked Loop (PLL) based Time to Digital Converter for LiDAR System with Measurement of Absolute Time Difference)

한국정보통신학회 유상선

논문 | 8페이지 | 무료 | 등록일 2025.06.26 | 수정일 2025.07.04

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낮은 분주비의 위상고정루프에 주파수 체배기와 지연변화-전압 변환기를 사용한 클럭 발생기 (A Low-N Phase Locked Loop Clock Generator with Delay-Variance Voltage Converter and Frequency Multiplier)

대한전자공학회 최영식

논문 | 8페이지 | 무료 | 등록일 2025.05.15 | 수정일 2025.05.21

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최적의 측정값 구간의 길이를 갖는 최소 공분산 유한 임펄스 응답 필터 기반 디지털 위상 고정 루프 설계 (A Digital Phase-locked Loop design based on Minimum Variance Finite Impulse Response Filter with Optimal Horizon Size)

한국전자통신학회 유성현, 배동성, 최현덕

논문 | 8페이지 | 무료 | 등록일 2025.03.12 | 수정일 2025.03.28

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[A+]중앙대학교 아날로그및디지털회로설계실습 위상 제어 루프 (Phase Locked Loops) 예비보고서

기의 파형은 일정한 형태지게 되고 루프필터를 통과한 전압도 고정되어 위상이 고정된다.6-1. 실습목적위상 제어 루프 회로의 이론을 학습하고 간단한 위상 제어 루프 회로를 구성하여 주파수 동기화(Phase Locking) 원리를 이해한다. ... 하여 만들며, VCO의 입력에 연결하면 VCO의 주파수가 주기적으로 변하는 모양이 될 것이다. VCO의 출력과 기준 신호가 위상 검출기에 인가되면 위상 차이에 해당되는 파형이 loop ... filter에 인가되고, loop filter 는 저대역 통과 필터이므로 위상 검출기의 평균 전압만을 발진기의 입력으로 되돌리게 된다.발진기의 출력과 기준 파형의 주파수가 다르

Non-Ai HUMAN
| 리포트 | 15페이지 | 1,500원 | 등록일 2021.09.02

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중앙대 아날로그 및 디지털 회로 설계 실습 3학년 2학기 위상 제어 루프 Phase Locking Loop PLL 과제 9주차

아날로그 및 디지털회로 설계 실습9주차 과제: 위상 제어 루프1.1) 위와 같은 두 펄스가 XOR logic Phase Detector에 입력되었을 때의 출력을 그리시오. (두 ... 펄스 모두 High: 5V, Low: 0V 전압 레벨을 갖는다.)엑셀을 이용하여 출력파형을 그렸다.2) ①번 펄스가 Loop Filter에 입력되었을 때 출력 전압을 구하시오.위

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2021.06.28

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위상 고정 루프 회로(Phase Locked Loop, PLL) 예비보고서

위상 고정 루프 회로(Phase Locked Loop, PLL)예비보고서1. 실험 목적본 실험을 통해VCO(Voltage-Controlled Oscillator)의 동작을 확인 ... 기 등2.2 위상고정루프 (PLL, Phase Locked Loop)1)정의위상 고정 루프 (PLL)는 한 회로 기판이 온보드 클럭의 위상을 외부 타이밍 신호와 동기화 할 수 있 ... , fmax를 확인하라.3.2 Capture CIS에서 CD4046 내의 Phase Comparator 1을 사용하여 다음과 같이 회로를 구성하고 출력을 확인하여라.4. 실험기자재 및 부품4.1 사용기기- 직류 전원- 함수발생기- 디지털 멀티미터

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2020.07.27

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PLL(Phase Locked Loop)실험 레포트

1. 제목1) PLL(Phase Locked Loop)실험2. 목적1) 중심 주파수를 조절한다.2) Lock 범위를 관찰한다.3) Capture 범위를 측정한다.4) FM출력 ... 을 할 수 없었다.2) 이론시뮬레이션이 원하는 결과를 나타내어 주지 않았기 때문에 약간의 이론을 기술하였다.1. PLL (Phase locked loop : 위상고정회로)주기 신호 ... 주파수일 때 전위차계실험값[㏀]1.3이론값[㏀]1.3오차율[%]분석 : 자유발진 주파수를 가변저항을 바꿔가면서 PLL의 lock범위를 벗어나는 주파수를 갖는 입력신호가 들어올 때

Non-Ai HUMAN
| 리포트 | 6페이지 | 2,000원 | 등록일 2013.01.03

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PLL(Phase Locked Loop)실험 예비레포트

를 나타내어 주지 않았기 때문에 약간의 이론을 기술하였다.1. PLL (Phase locked loop : 위상고정회로)주기 신호의 위상에 동기시켜 원하는 정확한 위상 고정점을 잡기 위한 ... 1. 제목1) 27.1 PLL의 블록도와 각각의 블록도의 역할2) 27.2 자유발진 모드3) 27.3 Capture 와 Lock4) 27.4 FM 복조의 원리2. PSPICE

Non-Ai HUMAN
| 리포트 | 2페이지 | 2,000원 | 등록일 2013.01.03

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PLL -Phase Lock Loop

PLL 이 무엇인가??? PLL이란 (Phase Lock Loop) : 위상고정루프를 말한다1.우선 위상고정루프의 기본 구조부터 살펴보겠다.위상고정루프의 기본 구조는 아래 그림 ... 파나 구형파를 출력시키는 발진기이다. 일반적으로 위상고정루프에 사용하는 전압제어 발진기는 부정확한 락이나 하모닉 락을 방지하기 위해 넓은 동작 주파수 범위와 좋은 선형성을 가져야

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2009.12.07

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