"VHDL 시뮬레이션"의 검색결과 입니다.

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vhdl 디지털 시계 VHDL FPGA VHDL 자판기 전감산기 verilog 논리회로설계실험 ALU 전전설2 Lab03 디지털시스템실험

"VHDL 시뮬레이션" 검색결과 201-220 / 326건

판매자 표지는 다운로드시 포함되지 않습니다.

산술논리회로(ALU)

산술논리회로(ALU)Project 목표 ALU를 설계하면서 ADDER, MUX 등의 회로를 익힌다. VHDL으로 표현하여 CAD TOOL의 사용법을 익힌다 ... .PartitionAltera max plus 사용방법 숙지 및 Seminar, 시뮬레이션 및 최적화, 결과 발표.주변 지식 Search 및 구현회로 구상 및 디자인.프로젝트 배경수업에서 배운 산술연산 ... +PLUS IIReferences디지털 논리와 컴퓨터 설계 – 황희용 VHDL 기초와 응용 - 이대영 Altera Max+plus ll 를 사용한 디지털 논리회로 설계의 기초와 활용 – 이승호 등{nameOfApplication=Show}

리포트 | 11페이지 | 1,000원 | 등록일 2010.05.11

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판매자 표지

[VHDL] Entity, Architecture, VHDL, Process문

특성과 알고리즘 검증은 반도체 공급업체의 라이브러리와 상관없이 VHDL로 기술하여 시뮬레이션을 할수 있다. 이러한 방법론은 시스템 관점에서 또는 알고리즘 관점에서 동작 특성을검증 ... [엔터티_이름];엔터티의 입출력을 정의함에 있어 VHDL에서 사용할 수 있는 신호의 종류는 총 다섯 가지가 있다. 아래그림에서와 같이 나타난 신호의 흐름은 다음과 같다.in : 신호 ... 로만 연결되어 있는 경우이다.2.Architecture사용자가 설계하고자 하는 시스템 내부의 동작을 세부적으로 정의하는 부분이다.시뮬레이션되는 모든 엔터티들은 아케텍쳐 서술문 부분

리포트 | 4페이지 | 1,500원 | 등록일 2009.05.04

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VHDL을 이용한 MU0 구현 (논문양식)

2010년 11월 VHDL MU0 설계최종보고서MU0최 전자공학과( )요 약MU0 의 기본적인 동작 원리를 이해하고 VHDL로 코딩하여 시뮬레이션하여 결과를 확인 ... 가지 레지스터로 구성되어 있으며 증가기능 더하기 빼기등의 간단한 기능이 있다.우리는 이 MU0의 동작 방법을 이해하고 VHDL 코드로 작성하여 시뮬레이션을 통하여 작동을 확인 하 ... 이 들어가고 출력으로는 State와 PC, IR, ACC Register의 연산결과 값들이 나오게 된다.조금더 자세한 내부를 보면 위의 그림과 같다. VHDL코드로 구현하기 위하

리포트 | 10페이지 | 3,500원 | 등록일 2010.12.27

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BCD to EXCESS-3 CODE CONVERTER

에 따라서는 외부 합성툴을 사용하기도 하며 그 대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx ... 프로그램을 TIMING SIMULATION과 FUNTIONAL SIMULATION을 통해 비교해보도록 한다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ... ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체 합성툴을 사용하지만 조건

리포트 | 10페이지 | 1,000원 | 등록일 2010.03.26

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기본 GATE설계 결과보고서

(AND 게이트)- 실험 방법 및 내용 설명 -? 실험순서① AND 게이트 동작을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 ... 방법 및 내용 설명 -? 실험순서① NOT게이트 동작을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? NOT 게이트 설정 ... 을 VHDL로 기술② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? NAND 게이트 설정①A와 B는 in, Y는 out으로 설정②A값과 B값

리포트 | 19페이지 | 1,000원 | 등록일 2009.05.03

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<VHDL>Pre lab - BCD to Excess3 code converter !! (A+리포트 보장)

사용에 용이▶ 설계 시간의 단축▶ 상위 수준의 설계 가능▶ 우수한 문서화(documentation) 기능 제공▶ 시뮬레이션(simulation)과 합성 가능▶ 업체 표준화*VHDL ... ------------------------------------1. 실험 목적2. 실험 이론지식 VHDL 이란 무엇인가.2-1> VHDL2-2> VHDL의 기본 숙지사항2-2 ... > VHDL의 설계단위 정리3. 실험 이론지식 BCD code / Excess-3 code 의 정의4. 실험 이론 지식 Mealy machine for the serial code c

리포트 | 28페이지 | 3,000원 | 등록일 2009.06.29

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로직웍스를 이용한 논리회로 구현

어서 시뮬레이션 도중에 쉽게 디버그할 수 있다.로직웍스 5.0 버전에서는 VHDL도 가능하며, 자신만의 라이브러리를 구성할 수도 있다. 특히 다른 툴에 비해 사용하기 간단 ... 출력 및 전원 관련 소자, 아날로그 소자, 디지털 게이트, 조합회로, 스파이스(Spice) 회로, VHDL(VHSIC Hardware Description Language)등 ... 하며, 기능이 강력하다. 단시간에 익힐 수 있으며, 실제 실험하기 전에 회로를 구성하여 시뮬레이션 해볼 수 있어서 시행착오를 줄일 수 있다.이 프로그램의 사용법은 교재 686쪽부터 자세히

리포트 | 42페이지 | 1,500원 | 등록일 2010.04.28

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플립플롭및레지스터결과보고서

② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① D, E를 INPUT, Q를 OUTPUT설정② PROCESS ... 다.② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① S, R clk를 INPUT, Q를 OUTPUT설정② PROCESS ... 부르고, D입력을 갖는 것을 D플립플롭이라 한다.② Waveform으로 조건 기술③ ModelSim으로 시뮬레이션- 주요부분 코드 설명 -? 인코더의 VHDL 설정① D, clk

리포트 | 14페이지 | 1,500원 | 등록일 2009.05.25

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반가산기, 전가산기, 4비트 전가산기, 전가감산기 설계 (자일링스)

을 위해 Verilog HDL 또는 VHDL을 통한 시뮬레이션을 수행하고,정상적을 동작하는지를 확인한다.◆ 설계 과정기초가 되는 반가산기를 시작해 이를 토대로 전가산기와 4비트 가산기 ... ···············설계 과정···············3반가산기···············진리표···············소 스···············4시뮬레이션 ... ···············5전가산기···············6진리표···············카르노맵···············소 스···············7시뮬레이션

리포트 | 16페이지 | 2,000원 | 등록일 2011.12.10

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4비트 전가산기 감산기 설계

1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 4bit 전가산기 설계 - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test ... bench waveform 이용 2 의 보수 를 이용한 4bit 감산기 설계 . - 설계방법 : Behavioral Modeling - 시뮬레이션 방법 : Test Bench ... _logic_vector 를 이용 시뮬레이션은 세가지 중 한가지 방법을 이용 표의 5 가지 경우를 출력한다 . A B C0 S C4 0000 0000 0 0000 0 0101 0010 0

리포트 | 22페이지 | 2,000원 | 등록일 2010.09.09

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DECODER

대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성 ... om/SEARCH/ART/FPGA.HTM" FPGA 에디션 2.0'Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL

리포트 | 9페이지 | 1,000원 | 등록일 2010.03.26

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VHDL을 이용한 엘리베이터(승강기) 설계 프로젝트

도록 하겠습니다. 그래서 서로 미미한 부분은 도와주고 새로운 기능에 대해 토의하는 시간을 갖겠습니다.1. 서론수업시간에 배운 VHDL언어를 사용하여 우리 주변에 쓰이는 단일 엘리 ... 으로 내려갈 때에는 지하1층에서 아래로 내려가는 버튼을 눌렀을 때 이다.- 시뮬레이션 결과 및 분석그림 지하2층에서 눌렀을 경우지하2층(base_up2)버튼이 눌러졌을 경우 다음 ... 에 배운 내용들을 좀더 복습할수 있었고 나아가 VHDL이라는 언어에 대해서도 조금더 이해할 수 있었던 좋은 기회였던 것 같습니다. 그리고 우리 생활 속에서도 많은 부분이 이런 언어

리포트 | 19페이지 | 5,000원 | 등록일 2011.12.17

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xilinx를 이용한 플립플롭(Flipflop)과 레지스터(Register)의 설계

을 VHDL로 어떻게 구현하는지 알아보고 실습하며 시뮬레이션으로 결과값이 옳은지 확인한다. • 주어진 D 플립플롭을 이용하여 4 bit 레지스터를 설계한다. 설계 조건은 c ... 으로 시뮬레이션하여 결과 파형을 확인한다.주어진 D 플립플롭2. 관련 기술 및 이론(1) D 플립플롭 D 플립플롭은 D(데이터), Ck(클럭)의 두 입력을 가진다. D 래치와 달리, 플립플롭 ... 값이 0이 되었기 때문에 0000으로 reset된 것을 확인할 수 있다. Test Bench Waveform으로 시뮬레이션 하였다.Reset값이 0으로 되어 Shift되지 않음4

리포트 | 11페이지 | 1,500원 | 등록일 2010.06.24

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2 port nand xor gate 설계

1장. 설계(실험) 배경 및 목표VHDL 을 이용하여 NAND Gate , XOR Gate , 3입력 AND Gate 를 설계 한다. - 설계방법 : Data flow or ... Behavioral Modeling - 시뮬레이션 방법 : Test bench, Test bench waveform 두 가지 중 선택하여 이용한다.2장. 관련 기술 및 이론NAND ... ,, 0, 0, 0, 0 , 1을 확인할 수 있다. 결과 값이 우리가 예상했던 값과 일치함을 확인할 수 있었다.5장. 토의이번 설계(실험)은 VHDL을 이용하여 2 Port

리포트 | 24페이지 | 1,500원 | 등록일 2010.09.09

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Digital clock chip - TIME, DATE, TIMER Blocks

. Purpose이번 실습에서는 digital clock chip 에 있어 사용되는 TIME, DATE, TIMER BLOCK을 VHDL로 설계한다.2. Problem statement① ... BLOCK 은 미리 설계되어 제공 되므로 DATE 와 TIMER BLOCK 을 설계한다. 이 후 설계한 각 BLOCK 을 주어진 테스트 벤치 코드를 이용하여 시뮬레이션하여 에러 ... & Results1) VHDL Source (MODE_GEN.vhd)① DATE.vhd--librarylibrary IEEE;use IEEE.STD_LOGIC_1164.ALL;---

리포트 | 12페이지 | 1,500원 | 등록일 2011.06.06

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DECODER, ENCODER

합성툴을 사용하지만 조건에 따라서는 외부 합성툴을 사용하기도 하며 그 대표적인 것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈 ... ▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog 또는 SCH를 Netlist로 만드는 과정을 수행하도록 지원한다. ISE는 기본적으로 XST라는 자체

리포트 | 13페이지 | 1,000원 | 등록일 2010.03.26

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디코더 인코더 설계

1 장 . 설계 ( 실험 ) 배경 및 목표 VHDL 을 이용한 디 코더 (Decoder) 설계 - Case 와 With ~ Select 문을 사용 - 시뮬레이션 방법 : Test ... bench waveform 이용 인 코더 ( Encoder) 설계 - 다중 If 문 , When ~ Else 문을 사용 - 시뮬레이션 방법 : Test Bench Waveform ... 2. 인코더 (Encoder) 2) when-else 문 - Test bench waveform 입력 값에 따른 결과 값을 확인한다 . 입력된 파형과 동일하게 시뮬레이션 되

리포트 | 26페이지 | 2,000원 | 등록일 2010.09.09

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vhdl의 개요 보고서

의 동작 내용을 문서화하여 설명하기 위해 개발했다. 그러나 이런 문서를 회로 디자인 과정에서 시뮬레이션에 사용하게 되었고, VHDL 파일을 읽어들여서 논리 합성을 한 다음 실제 ... 이 추가적으로 발생할 수 있음을 뜻한다.-최적화 도구의 지원 필요 : VHDL은 하드웨어를 기술해 이를 시뮬레이션하기 위해 만들어진 언어이므로 설계자들의 또 다른 관심사라 할 수 있 ... 1. VHDL정의VHDL는 원래 미국 국방부에서 주문형 집적회로(ASIC)의 문서화에 사용하기 위해 만든 언어였다. 즉, 복잡한 매뉴얼로 회로의 동작 내용을 설명하는 대신, 회로

리포트 | 3페이지 | 1,000원 | 등록일 2008.06.22

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논리회로, 디지털공학, 회로 설계

도구이고 1988년 벤 코헨에 의해 설립되었다.제공하는 소자로는 74시리즈, 입출력 및 전원 관련 소자, 아날로그 소자, 디지털 게이트, 조합회로, 스파이스 회로, VHDL 등 ... 을 사용할 수 있으며, 사용하기가 간단한데 비해 기능이 다양하다.특히 실제로 사용하기 전에 회로를 시뮬레이션 해 볼 수 있어 유용하다.⑵ 설계 ①：기본 논리게이트 설계 및 구현① NOT

리포트 | 61페이지 | 2,500원 | 등록일 2013.10.16

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ADDER COMPARATOR

것이 신플리서티에서 나온 ‘Synplify’라는 툴이다. 시뮬레이션으로 기능을 검증한 VHDL 모듈은 합성을 통해서 Xilinx FPGA의 라이브러리 셀로 구성된 Netlist ... 과 FUNTIONAL SIMULATION을 통해 결과값을 확인해본다.Xilinx ISE Webpack의 기능▶ VHDL 코드 합성Xilinx ISE는 유저가 코딩한 VHDL이나 Verilog

리포트 | 21페이지 | 1,000원 | 등록일 2010.03.26

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