산술논리회로(ALU)

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2010.05.11
최종 저작일
2010.05
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Altera max plus 사용방법 숙지 및 Seminar, 시뮬레이션 및 최적화, 결과 발표.
주변 지식 Search 및 구현회로 구상 및 디자인.

목차

산술논리회로(ALU)
Partition
프로젝트 배경
MAIN IDEA
VHDL
CAD TOOL
References

본문내용

*Partition
Altera max plus 사용방법 숙지 및 Seminar, 시뮬레이션 및 최적화, 결과 발표.
주변 지식 Search 및 구현회로 구상 및 디자인.
*프로젝트 배경
수업에서 배운 산술연산과 논리연산을 수행할 수 있는 회로를 구성
여러 회로의 명령어에 대한 개념을 이해

*VHDL
Library ieee;
Use ieee.std_logic_1164.all;
Use ieee.std_logic_unsigned.all;
Use ieee.std_logic_arith.all;

entity ALU is
port(ir_bus : in std_logic_vector(3 downto 0);
in_a : in std_logic_vector(3 downto 0);
in_b : in std_logic_vector(3 downto 0);
alu_out : out std_logic_vector(3 downto 0));
end ALU;

architecture Behavioral of ALU is
signal mode : std_logic_vector(1 downto 0);
signal inst : std_logic_vector(1 downto 0);

참고 자료

디지털 논리와 컴퓨터 설계 – 황희용
VHDL 기초와 응용 - 이대영
Altera Max+plus ll 를 사용한 디지털 논리회로 설계의 기초와 활용 – 이승호 등

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