"베릴로그 verilog"의 검색결과 입니다.

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verilog 시계 전전설2 verilog 자판기 베릴로그 ALU booth multiplier

"베릴로그 verilog" 검색결과 201-220 / 307건

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[Flowrian] Generic FIFO 회로의 Verilog 설계 및 시뮬레이션 검증

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.- GenericFIFO : 비트폭과 깊이를 가변시킬 수 있는 FIFOVerilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 11페이지 | 1,500원 | 등록일 2011.10.24

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[Flowrian] Dual 4 Bit Decade Counter (TTL 7468)의 Verilog 설계 및 시뮬레이션 검증

- TTL 7468 회로는 독립적으로 동작할 수 있는 10진 카운터가 2개 구현되어 있다. 하나의 10진 카운터는 2진 카운터와 5진 카운터로 나누어져 있어 따로 동작시킬 수 있다. - TTL 7468 회로에는 아래 그림과 같이 2진 카운터, 5진 카운터, 그리고 10..

리포트 | 16페이지 | 1,000원 | 등록일 2014.04.30

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[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

4개의 8비트 정수를 정렬하는 본 문서의 회로는 5개의 모듈로 구성된다.- 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증- 1 비트 비교기 ... 시뮬레이션 검증- 데이터 정렬 회로 : 구조수준 설계 및 시뮬레이션 검증Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 23페이지 | 2,000원 | 등록일 2011.09.12

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[Flowrian] 문자 생성 광고 패널 회로의 Verilog 설계 및 시뮬레이션 검증

문자 생성 광고 패널 회로는 아래와 같은 모듈로 구성된다. Generic 이 붙은 이유는 Verilog 코드에 parameter를 도입하여 다양한 종류의 이진 카운터나 디코더 ... 를 모델링하는 것이 가능하다는 의미이다.bincounter : Generic 이진 카운터decoder : Generic 디코더adpanel : 광고 패널 회로Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

리포트 | 19페이지 | 2,000원 | 등록일 2011.12.23 | 수정일 2014.08.19

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Verilog를 이용한 Arithmetic Logic Unit (ALU) 구현 (컴퓨터 아키텍쳐 실습)

1. 실험 목표Verilog를 이용하여 ALU 모듈을 설계할 수 있다.2. 내용Verilog를 이용하여 ALU를 설계하고 활용해 본다. 이 ALU는 다음과 같은 기능을 필수

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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베릴로그를 이용한 슬롯머신 설계

슬롯머신이란? - 슬롯의 그림을 멈추게 하여 한 줄의 그림이같으면 해당하는 보너스를 받는 기계.1. 코인을 넣으면 게임이 시작되며, 현재코인의 수는 1이 된다. 게임중에 코인이 들어오는 경우엔 자동으로 반환된다.2. 각 슬롯의 그림을 멈추게 하려면 각 슬롯에 해당..

리포트 | 42페이지 | 1,000원 | 등록일 2013.02.06 | 수정일 2014.12.02

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HDL을 사용한 디지털 클럭 코드

(1) 프로젝트 목표-디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다.(2) 프로젝트 내용-디지털 시계 ... 로 Minute, Second, Millisecond를 갖추도록 설계(3) 프로젝트 추진 전략 및 방법·알람기, 스톱워치는 모두 시간의 흐름을 사용하여 동작한다. 따라서 Verilog

리포트 | 20페이지 | 2,500원 | 등록일 2013.01.20

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[Flowrian] Quadrature Counter 회로의 Verilog 설계 및 시뮬레이션 검증

의 Verilog 설계 및 검증3. JK 플립플롭의 Verilog 설계 및 검증4. Digital Filter 회로의 Verilog 설계 및 검증5. Quadrature Decode 회로 ... 의 Verilog 설계 및 검증6. 16 비트 Up/Down 카운터의 Verilog 설계 및 검증7. Quadrature Counter 회로의 Verilog 설계 및 검증

리포트 | 30페이지 | 2,000원 | 등록일 2011.12.08

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Verilog HDL을 이용한 Memory 설계

Verilog HDL을 이용한 Memory 설계

리포트 | 3페이지 | 1,000원 | 등록일 2010.05.26

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[Verilog] MP3에 들어가는 IMDCT를 수행하는 코드

- Contents -I. IMDCT Algorism1. IMDCT란?2. IMDCT의 Algorism 분석II. Verilog Code1. IMDCT, ALU, ROM, RAM ... .=> x0에서 x17의 변수가 곱해질 때 I가 0에서 35까지 변함에 따라 나오는 결과 Xi의 값II. Verilog Code1. IMDCT, ALU, ROM, RAM

리포트 | 16페이지 | 1,500원 | 등록일 2010.09.09

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[Flowrian] 최대값 탐지 회로 구조의 Verilog 설계 및 시뮬레이션 검증

을은 RT 수준에서 설계하고 최상위 모듈은 구조 수준으로 설계하고 검증한다. 모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다.

리포트 | 16페이지 | 2,000원 | 등록일 2011.09.10

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[디시설] 한백전자 키트를 이용한 디지털 시스템 설계 (안전신호등) 전북대

HBE-SoC-Entry2 를 이용하는 디지털시스템 설계 작품입니다.전북대학교 정진* 교수님 수업시간에 A+ 받았습니다.참고하세요.

리포트 | 2,000원 | 등록일 2013.12.17 | 수정일 2016.07.16

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[Flowrian] 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 시뮬레이션 검증

8 비트 쉬프트 레지스터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog ... 의 Verilog 설계 및 검증3. 8 비트 레지스터의 Verilog 설계 및 검증4. Structure 형식 8 비트 쉬프트 레지스터 회로의 Verilog 설계 및 검증

리포트 | 14페이지 | 1,000원 | 등록일 2011.11.07

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[Flowrian] 동기/비동기 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

동기/비동기 카운터 회로의 동작은 Verilog 언어가 제공하는 두가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog 언어 ... 를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 비동기 카운터 회로의 Verilog 설계 및 검증2. Behavior 형식 동기 카운터 회로 ... 의 Verilog 설계 및 검증3. Structure 형식 동기 카운터 회로의 Verilog 설계 및 검증

리포트 | 14페이지 | 1,000원 | 등록일 2011.12.08

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[Flowrian] 전가산기 (Full Adder)의 Verilog 설계 및 시뮬레이션 검증

전가산기 (Full Adder)의 동작은 Verilog 언어가 제공하는 3가지 방식, Dataflow, Behavior, Structure 관점에서 전가산기의 논리동작을 모델링 ... 한다.Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 전가산기의 사양2. Dataflow 형식 전가산기의 Verilog 설계 및 검증3 ... . Behavior 형식 전가산기의 Verilog 설계 및 검증4. Structure 형식 전가산기의 Verilog 설계 및 검증

리포트 | 12페이지 | 1,000원 | 등록일 2011.10.29

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Verilog를 이용한 CPU의 제어(Control) 부분 구현 (컴퓨터 아키텍쳐 실습)

했던 CPU가 TSC full instruction을 지원하도록 CPU의 control 부분을 verilog를 이용하여 구현한다.구현한 CPU가 TSC instruction set ... . CPU 모듈의 외부 interface는 Lab 06의 것과 동일하다.그리고 다음과 같은 작업을 수행한다.cpu module을 제시한 interface에 맞추어 verilog ... 하게 State0 부터 State9까지 총 10개의 상태로 만들었다. 디스패치 롬을 이용하여 구현하였으면 더 좋았을 텐데, 아쉽게도 시간이 부족하여 어쩔 수 없이 Verilog로 디스패치

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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[Flowrian] 50 to 1 Frequency Divider (TTL 7456)의 Verilog 설계 및 시뮬레이션 검증

- TTL 7456 회로는 입력된 클럭을 대 로 분주하는 주파수 분주기 회로로서 내부에 구현된 3개 카운터의 연결을 조합하면 여러 가지 비율의 주파수 분주를 구현할 수 있다. - TTL 7456 회로에는 아래 그림과 같이 두 개의 5진 카운터와 하나의 2진 카운터가 포..

리포트 | 13페이지 | 1,000원 | 등록일 2014.04.24

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디지털 논리회로(verilog 언어 이용)의 뮤직박스 만들기, tool: Quartus , 사용장비 HBE-COMBOII

리의 실습 목표에서는 하나의 ROM 안에 두 곡을 저장하여 이를 나누어 주어야 하는 것을 설계하여야 한다. 나는 이 음악에 할당되는 스위치를 클릭하였을 때 펄스(신호)를 발생시키어 하나의 클록을 생각하게끔 설계하였다. 만약 이를 고려 하지 않고 스위치를 눌렀을 때, 한..

리포트 | 3,000원 | 등록일 2013.06.01

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[Flowrian] 8 비트 업/다운 카운터 회로의 Verilog 설계 및 시뮬레이션 검증

8 비트 업/다운 카운터 회로의 동작은 Verilog 언어가 제공하는 2가지 방식, Behavior와 Structure 관점에서 전가산기의 논리동작을 모델링한다.Verilog ... 의 Verilog 설계 및 검증3. 8 비트 레지스터의 Verilog 설계 및 검증4. 8 입력 증감기 회로의 Verilog 설계 및 검증5. Structure 형식 8 비트 업/다운 카운터 회로의 Verilog 설계 및 검증

리포트 | 18페이지 | 1,000원 | 등록일 2011.11.05

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Register Transfer Level (RTL ) 기능을 이용한 Verilog 자판기 구현 (컴퓨터 아키텍쳐 실습)

Computer Architecture LabLab 04: RTL Verilog Code1. 실험 목표Verilog module을 Register Transfer Level ... 로 구현해 본다.2. 내용자판기를 simulation하는 verilog module을 만들어 본다. 요구사항은 다음과 같다.(1) Use-case자판기의 item 종류는 4개이

리포트 | 3페이지 | 1,000원 | 등록일 2013.03.08

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