"논리회로설계실험"의 검색결과 입니다.

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"논리회로설계실험" 검색결과 1,981-2,000 / 2,284건

[예비보고서] 논리게이트 예비보고서 디지털공학실험

4논리 게이트-1■ 실험 목표이 실험에서는 다음 사항들에 대한 능력을 습득한다.● 실험을 통한 NAND, NOR 및 인버터 게이트의 진리표 작성● NAND와 NOR 게이트를 이용 ... 게이트1.0㏀ 저항■ 심층 탐구 실험용 부품7486 quad XOR 게이트관련이론논리에서는 논리 ‘1’ 또는 논리 ‘0’ 이라는 두 개의 정상 조건만을 다룬다. 이러한 조건은 스위치 ... 되는 전압이 1이다. 그러므로 음의 TTL 논리에서 +0.4V라는 전압은 1, +2.4V라는 전압은 0이다.음의 논리는 경우에 따라 설계를 단순화하는데 유용하기도 하지만 혼란을 야기하기

리포트 | 5페이지 | 1,000원 | 등록일 2008.11.16

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Ch6. 기본 논리 게이트와 그 응용

PageCh6. 기본 논리 게이트와 그 응용사 전 보 고 서제출일학과조학번조원이름이름1. 실험목적1. 반 가산기와 전 가산기의 원리를 이해한다.2. 반 감산기와 전 감산기의 원리 ... 를 이해한다.3. 가산기와 감산기의 동작을 확인한다.4. 가산과 감산을 할 수 있는 회로를 설계하는 방법을 익힌다.2. 이론(1) 반가산기 (Half Adder)- 2진수로 표시 ... 와 OR 게이트 Block Diagram 을 그리면 위의 그림과 같다.3. 사용기기 및 부품? 디지털 실험장치? 직류전원 공급장치? 회로시험기? 오실로스코프? TTL 7400

리포트 | 7페이지 | 2,000원 | 등록일 2008.01.08

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전가산기 전감산기 결과보고서

흐름 모델링, 구조적모델링, 동작적 모델링- 을 통해 반가산기를 만들어본다.1.2 모델링 방식?schemetic - 회로를 직접 설계하는 방법이다. 논리게이트를 불러와서 라 인 ... 실험제목: full adder (전가산기) ,full subtractor(전감산기)(결과보고서)1. 예비조사 및 실험 내용의 이해1.1 전가산기전가산기는 두 개의 입력값(a,b ... )을 (a xor b)한 sum과 (a and b)한 carry-자리 올림수의 두가지 출력을 나타내는 시스템이다.xilinx tool 을 이용한 네가지 구현방법 - 회로구성, 자료

리포트 | 5페이지 | 1,000원 | 등록일 2008.06.22

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여러가지기본함수들(예비)-예비토의 有

)을 실험하고 그 실험 결과를 완성하여라.5) 아래 그림과 같이 회로를 결선하고 실험결과를 완성하여라.# 토의:논리게이트들은 작년 이구연 교수님 수업이었던 논리회로시간에 한번씩 배워 ... 본 내용이다.NOT게이트, AND게이트, OR게이트 등 입력 값들의 논리적 연산을 통해 출력이 달라지는이 내용들은 논리회로 시간에도 흥미로웠던 부분이었기 때문에 이번 다가오는 실험 ... 한지난 시간에 잠깐 배운 오실로스코프의 실질적인 용도를 보고 더 이해할 수 있기를 바란다.디지틀시스템설계 과목이 논리회로랑 밀접하다 하여 왜 그런지 잘 몰라했는데, 이번 실습을 통해 왜 그러한지 알 수 있을 것 같다.

리포트 | 4페이지 | 1,000원 | 등록일 2007.05.01

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대소 비교 회로 일치회로

제 6장. 대소 비교 회로 및 다중출력 회로실험목적대소 비교 회로, 일치회로 및 다중출력 회로를 설계하여, 각 회로의 구성 및 동작특성을 실험을 통하여 이해하며 학습한다.사용 기 ... 자재 및 부품논리 실험기(Digital Logic Lab. Unit), 7408(4조 2입력 AND Gate), 7432(4조 2입력 OR Gate), 7486(4조 2입력 XOR

리포트 | 3페이지 | 1,000원 | 등록일 2007.03.24

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[기계공학실험]공진주파수측정

R E P O R T- 공진주파수 측정 -< 실 험 요 약 >1. 실험 목적기계를 설계할 때 중요한 요소인 공진현상에 대해 알아보고 직접 공진주파수를 측정하여 이론값과 비교 ... 기계들에서도 발생할 수 있다. 기계를 설계할 때 공진을 고려하지 않고 설계한다면 타코마다리의 붕괴와 같은 일이 일어날 수도 있다. 본 실험에서는 공진현상과 관련하여 물체의 고유 ... 가 된다. 디지털회로에서 입력파형으로 요구되는 TTL 및 CMOS 논리 신호도 제공되므로 디지털회로 분석에도 용이하다.(4) Dynamic AmplifierStrain gauge

리포트 | 13페이지 | 2,000원 | 등록일 2009.09.27

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불대수와 논리조합회로(카르노맵 5변수)

Chapter3 부울대수 및 조합논리회로 설계부울대수의 공리 및 정리들을 공부한다. 조합논리회로 설계방법을 공부한다.실험목적www.hanyang.ac.kr부울대수는 George ... ) 간략화 방법 부울대수의 공리와 정리, 카르노맵, Tarbular 방법 논리 함수의 구현 간략화 된 논리함수를 소자로 구현하는 방법은 소자에 따라 다양한 방법조합논리회로설계www ... .hanyang.ac.kr진리표 사용방법조합논리회로설계입력출력ABCY*************1111000101011001111www.hanyang.ac.kr진리표 사용방법조합논리회로

리포트 | 21페이지 | 1,500원 | 등록일 2007.03.25

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VHDL Decoder and Encoder(prelab 입니다) xilinx vhdl

1. Purpose of the Experiment이번 실험은 조합논리회로를 이용한 74LS138 decoder를 이해하고 설계하는 것이다. 즉, n개의 입력에 대하여 2n개 ... 전자전기컴퓨터설계실험IIIPRELAB REPORT[Decoder and Encoder]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "purpose" 1 ... . Purpose of the Experiment HYPERLINK \l "theory" 2. Theory(Pre Report) HYPERLINK \l "실험도구" 3. Materials

리포트 | 11페이지 | 2,000원 | 등록일 2008.09.28

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VHDL를 이용한 디지털 시계

과 목 : 논리회로설계실험과 제 명 : 디지털 시계담당교수 : 김 종 태학 과 : 전자전기공학학 년 : 3 학 년학 번 :이 름 :제 출 일 : 08. 05. 21 ... IntroductionDigital Clock의 구조를 파악하여 설계한다.- KIT동작을 위해 최소한 6개 이상의 process문을 이용하여 설계한다.- clk, rst_n의 변화에 따른 동작 ... 제어의 변화를 고려하여 설계한다.- 평소보다 많은 내부 signal를 사용해야 되므로 정확한 명칭으로 헷갈리지 않게 한다.- KIT에 표시 되는 각 자리에서 CLOCK의 분기과정

리포트 | 19페이지 | 1,000원 | 등록일 2010.05.27

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디지털논리회로실험 - 제 11장 시프트레지스터와 시프트 카운터

디지털회로실험예비 보고서(제 11장 Shift Register와 Shift Counter)학과학번성명1조컴퓨터공학과20040244김선습안현태안정민김성훈제 11장 Shift ... 과정, 회로도 및 타이밍 다이어그램그리고 예비실험 및 조사2.1 Shift Register레지스터는 일종의 데이터 기억 소자이다. 이 중에서도 쉬프트 레지스터는 연속적인 클럭 명령 ... Register와 Shift Counter1. 실험 목적 및 기본 개념실험목적: 쉬프트 레지스터와 쉬프트 카운터의 특성 및 동작원리를 실험을 통하여 이해하고응용 능력을 배양.2. 실험

리포트 | 9페이지 | 1,500원 | 등록일 2008.12.08

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Embedded System을 이용한 디지털 오실로스코프에서 Triggering 구현

-base 회로를 EPLD 프로그램 가능한 논리 회로소자로서 하드웨어를 소프트웨어처럼 사용사가 프로그래밍 언어로 구현 하는 것이다.(Electrically Programmable ... .1.실험목적 ----------------------------------- 21.2.실험개요 ----------------------------------- 22.배경이론 ... Triggering-----------------------------43.설계 및 구현 -----------------------------------43.1. EPLD ------------

리포트 | 14페이지 | 1,500원 | 등록일 2009.06.08

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VHDL M bit 가산기와 비교기(post lab 입니다) vhdl code

) HYPERLINK \l "reference" # 참고문헌1. 실 험 소 개 (Introduction)1) Purpose of the Experiment이번 실험은 조합논리회로를 이용한 가산기 ... 전자전기컴퓨터설계실험IIIPOSTLAB REPORT[M bit 가산기와 비교기]학 과담당교수조학 번이 름제 출 일목 차 HYPERLINK \l "실험소개" 1. 실 험 소 개 ... 이 되었다.3. 토론 및 분석 (Discussions and Analysis)이번 실험은 Adder와 Comparator를 설계하는 것이었다. 결과는 만족스러울 만큼 정확한 값을 보였

리포트 | 10페이지 | 2,000원 | 등록일 2008.09.28

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실험 8. R A M

this code of ethics.위 IEEE 윤리헌장 정신에 입각하여 report를 작성하였음을 서약합니다.학 부: 전자공학부제출일: '08. 11. 3과목명: 논리회로실험교수명 ... : 이재진 교수님분 반: 월8.5교시학 번: 200420026 / 200420031성 명: 김승욱 / 김용정 (9조)실험 8. R A M(Random Access Memory)1. 실 ... 험 목 적반도체 memory의 기본적인 동작 원리를 알아보고 MSI(TTL) 64-bit 기억 소자의 동작을 실험을 통해 확인한다.2. 이 론여러 개의 R-S F/F을 사용

리포트 | 5페이지 | 2,000원 | 등록일 2009.03.10

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FPGA를 이용한 신호등구현

되며, 전공정을 다 거쳐서 제조된다는 점에서 완전주문형 설계와 유사하다.? 표준 셀은 동작과 성능이 이미 입증된 디지털 논리 기능 혹은 아날로그 회로 기능이 소프트웨어 파일의 형태로 이름 ... 프한 학교 교육에서 이론적인 교육환경을 벗어나 이론에서 얻은 결과를 직접 눈으로 확인 할 수 있도록 하는 환경을 제공하기 위한 디지털 논리 회로 설계 실습 장비이다.? 산업 현장 ... 에서 디지털 회로설계에 많이 적용되고 있는 FPGA를 이용하여 사용자가 설계한 회로를 직접 하드웨어를 이용하여 동작시킴으로 이론교육에서 얻을 수 없었던 여러 가지 동작 현상을 실험

리포트 | 52페이지 | 1,500원 | 등록일 2007.08.08

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[디지털실험] 기본 논리게이트의 특성이해

로 하였다. 그러고 나서는 결과 값에 영향을 미치는 전선 과 결과 값에 헤메이지 않고 실험에 열중할 수 있었다.이 번 실험을 하면서 1학기때 배운 디지털 논리설계에 대한 수업에 대해서 ... 1. 실험 목적- 각정 기본 논리게이트의 특성이해Kinds of basic logic gateX-ORX-NOR 1X-NOR 2NAND X-ORGray Code2. 관련 이론☞ X ... LS08 (AND)2개74LS00 (NAND)1개74LS86 (X-OR)2개74LS32 (OR)1개74LS02 (NOR)1개74LS04 (NOT)1개4. 가상실험☞ 회로구성도

리포트 | 15페이지 | 2,000원 | 등록일 2008.03.13

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디지털공학실험 예비보고서

실험 4 다단 논리회로 설계4.3 실험내용4.3.1주어진 진리표를 SOP 형태로 간략환 후 AND-OR 회로망을 얻고, 이를 NAND-NAND 회로망으로 변환한 뒤 실현하라.입력 ... 다단 회로도4.4 응용회로그림 4.10은 카드 리더기와 키패드로 구성된 2개의 문을 위한 간단한 보안시스템이다. 이 시스템을 위한 논리회로를 설계하라.만약 대응되는 코드를 포함 ... 하여 회로를 설계하라.ABCDEXYZ

리포트 | 7페이지 | 2,000원 | 등록일 2007.03.26

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VHDL코드를 이용한 spartan-3 보드구현(spartan 보드 사용법)

전자전기컴퓨터설계실험ⅢThe Usage of Xilinx ISE on Spartan-3목 차 HYPERLINK \l "실험목적" 실험 목적 HYPERLINK \l "실험도구 ... 을 맞추고, Xilinx ISE 9.2i프로그램을 사용하여 VHDL을 이용한 디지털 회로 설계를 관리하는 project의 생성과 관리 그리고 시뮬레이션과 에뮬레이션을 통하여 실습 ... 다.하지만 설계해야 할 회로의 규모가 커지고 복잡도가 증가 함에 따라 이러한 방법은 한계에 도달하게 되었다. 따라서 알고리즘이나 기능레벨에서 설계가 가능하도록 하는 HDL이 출현

리포트 | 29페이지 | 3,000원 | 등록일 2008.06.01

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디지털회로실험> 결과보고서 ch6 가산기와감산기

한다.4. 가산과 감산을 할 수 있는 회로를 설계하는 방법을 익힌다.2. 실험 결과(1) 그림과 같은 회로를 결선하고 입력변화에 따른 출력과을 측정하라.전가산기 회로도이다. 실험결과 ... 시킨다(2) 그림과 같은 회로를 결선하고 입력변화에 따른 출력과을 측정하여 표를 완성하여라.전 감산기 회로이다. 실험결과는 다음과 같다.1114.498 (1)4.513 (1)1100 ... 은 전가산기를 사용하는 덧셈이 된다. 뺄셈을 실현하는 논리회로를 구성하여 뺄셈을 할 수도 있다. 이 방법에서는 각 감수의 비트를 대응되는 피감수의 비트에서 빼서 차이 비트를 형성

리포트 | 4페이지 | 1,000원 | 등록일 2008.03.13

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충북대 전기전자공학 디지털실험 19장 예비보고서

'B + AB'DDa = A'는 주어진 논리식을 이용하여 카운터의 논리회로를 설계한 것이다.(2) 4x7 segment controller bock 설계4x7 segment ... 실험 19. stopwatch 설계목 적1. stopwatch의 기능과 구조를 이해한다.2. stopwatch에 들어가는 Block 설계를 한다.3. stopwatch의 동작 ... 에서 5를 표시하는데 사용된다. 참고로 설계에 필요한 카운터들을 에 나타내었다.본실험에서는 counter를 d-f/f을 이용하여 설계한다. 설계 방법은 각 카운터의 상태표를 구성

리포트 | 5페이지 | 1,000원 | 등록일 2008.02.18

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논리회로실험 counter resister

을 거쳐서 발생되는 파형 A, B, C, D는 다음과 같다.7442의 진리표 및 논리회로도를 바탕으로,1번핀의 출력은 A', B', C', D' 의 논리곱의 보수출력,즉 도표의 0 ... *************1301104011151000※ 결과 분석실험값으로 구한 Excess-3 code 는 실제 Excess-3 code와 정확히 일치한다.6개의 입력신호에 각각 0부터 5까지의 임의의 십진수를 지정해주고, 논리 ... ) 가 입력되어야 하고, C의 NAND gate에는 1,2,3,4에 해당하는 신호들의 보수들의 입력이 필요하다. 그래서 실험의 회로가 구성되었으며, 회로로부터 역으로 생각해보면 위의 표

리포트 | 3페이지 | 1,500원 | 등록일 2008.01.17

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