[논리회로실험] 래치와 플립플롭 (예비)

소개

전자공학, 논리회로실험 시간에 작성한 보고서입니다. 직접 작성하였으며 A+를 받았습니다.

목차

1. 실험목표
2. 실험 장비 및 부품
3. 실험관련 이론
4. 실험방법
5. 시뮬레이션
6. 연습문제

본문내용

1. 실험목표
1) 여러 종류의 flip-flop을 구성하여 그 동작 특성을 알아본다.
2) Latch의 특성을 확인하고 회로를 구성할 수 있도록 한다.
3) Latch와 flip-flop의 차이점을 이해한다.

2. 실험 장비 및 부품
1) 오실로스코프
2) IC : 7400 2개, 7404 1개, 7476 2개, 7410 1개, 7474 1개

3. 실험관련 이론
1) NOR Gate를 이용한 R-S F/F
4. 실험방법
(1) 예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.

(2) 클럭 입력을 가진 R-S F/F을 구성한 후 출력을 측정하고 결과를 검토하라.

(3) 예비과제 (2)에서 구한 J-K F/F을 구성한 뒤 출력을 측정하고 결과를 검토하라. 또 이 결과를 7476 칩에 대한 측정 결과와 비교하라.

(4) 예비과제 (3)에서 구한 T F/F을 구성한 후 출력을 측정하라.

5. 시뮬레이션
(1) 예비과제 (1)에서 구한 R-S latch를 구성한 후 출력을 측정하라.

6. 연습문제
1) NAND gate를 이용하여 클럭화되지 않은 R-S latch 회로를 구성하고 그 동작을 설명하시오.
NAND 게이트로 구성된 래치 회로에 대한 동작을 분석 해보면. 먼저 회로에서 SR=11, QQ`=01 상태를 가정하자. 그림의 타이밍도에서와 같이 t1 시간에 S를 0으로 변화시키면 출력 QQ`=10이 된다. 다시 t2 시간에 S를 1로 되돌려도 출력 QQ`=10으로 변함이 없다. 이번에는 t3 시간에 R을 0으로 변화시키면 10 상태였던 QQ` 값이 01로 바뀌게 되며, 다시 t4 시간에 R을 1로 되돌려도 출력 QQ`=01로 변하지 않게 된다. 결론적으로 그림의 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R이 active-low 신호로 동작하여, SR=11일 때는 회로의 출력 Q가 변하지 않으며(물론 Q`도 변하지 않음), S를 0으로 하면 세트(set) 기능이 수행되어 출력 Q=1(Q`=0)이 되고, R을 0으로 할 경우에는 리셋(reset) 기능이 수행되어 출력 Q=0(Q`=1)이 된다. 물론 NAND 게이트로 구성된 래치 회로에서는 입력 S와 R을 동시에 0으로 인가해서는 안된다. 그림의 회로 기호에서 입력단자 S와 R에 그려져 있는 작은 원은 S와 R이 active-low 신호임을 의미한다.

참고자료

· 없음