Verilog 및 Quartus II를 이용한 논리회로 설계 실습 6-예비,결과 보고서

소개

실험6 예비보고서
1) 입력 sequence 0101을 detect하는 Mealy machine을 상태도, 상태표, 상태할당을 하여 설계하고 시뮬레이션 하시오.
2) 1)의 회로를 Moore machine으로 설계하시오.
3) 다음과 같은 회로를 구성하여 회로의 출력을 Sequence detector의 입력으로 넣는다. 이 회로에서 CLK입력은 sequence detector와 공유된다. 이 회로의 입력은 아래의 파형과 같다. 이 회로는 A0 ~ A7까지의 값을 load하여 rotation한다. 그리고 이 8 비트 중 한 비트를 sequence detector의 입력으로 사용하게 된다. 그러므로 A0 ~ A7의 값을 조절하여 원하는 입력 패턴을 sequence detector에 입력할 수 있다.
4) 2개의 4-bit 양수를 받아서 곱셈을 수행하는 serial multiplier를 shift register, full adder, D flip-flop 등을 사용하여 설계하여 시뮬레이션 하시오.

실험6 결과보고서
1)Mealy machine sequence detector
2) Moore machine sequence detector
3) serial multiplier
4) 고찰

목차

1) 입력 sequence 0101을 detect하는 Mealy machine을 상태도, 상태표, 상태할당을 하여 설계하고 시뮬레이션 하시오.
2) 1)의 회로를 Moore machine으로 설계하시오.
3) 다음과 같은 회로를 구성하여 회로의 출력을 Sequence detector의 입력으로 넣는다. 이 회로에서 CLK입력은 sequence detector와 공유된다.
4) 2개의 4-bit 양수를 받아서 곱셈을 수행하는 serial multiplier를 shift register, full adder, D flip-flop 등을 사용하여 설계하여 시뮬레이션 하시오.

본문내용

실험6 예비보고서

1) 입력 sequence 0101을 detect하는 Mealy machine을 상태도, 상태표, 상태할당을 하여 설계하고 시뮬레이션 하시오.
Mealy machine sequence detector 상태도

위는 Mealy machine sequence detector의 상태도이다. S0에서 0을 보내서 S1은 0인 상태이고 S2에서 S1에서 보낸 1을 받아서 01이 된다. S3에서는 S2에서 보낸 0을 받아 010상태이다 여기서 1을 받게 되면 0101이 되어 출력이 1되고 다시 01인 상태인 S2로 가게 된다. 이유는 0101을 detect하기 때문에 010상태에서 다시 1을 받으면 0101 이 되고 다시 01이 되어 01을 또 받게 되면 다시 1을 출력할 수 있게 한다. 이것이 detect하는 과정이고 S0에서 1을 받으면 다시 초기상태가 되기 때문에 S0가 되고 S1에서 0을 받으면 그대로 00즉 0인 상태가 된다. S2에서 1을 받으면 01에서 011이 되기 때문에 다시 초기상태로 돌아가야 한다. S3에서 0을 받으면 010상태에서 0100상태가 되기 때문에 0부터 다시 detect하는 과정인 S1상태로 가야한다.

2) 1)의 회로를 Moore machine으로 설계하시오.

Moore machine의 상태도를 작성하면 다음과 같다.
S0에서 출력이 0이고 S1으로 0을 보내면 S1은 0인 상태가 되고 아직 0101이 아니기 때문에 출력이 0이다. S2로 1을 보내면 S2는 01을 상태가 되고 0101이 아니므로 출력이 0이다. S3로 0을 보내면 S3는 010이 되고 0101이 아니므로 출력은 0이다. 다시 S4로 1을 보내면 S4는 0101이 되어서 출력이 1이 된다.
나머지 동작을 살펴보면 S0에서 1을 받으면 0101을 detect해야 하기 때문에 초기상태인 S0로 그대로이고, S1에서 0을 받으면 00인 상태를 계속 유지하게 되므로 S1상태. S2에서 즉 01인 상태에서 1을 받게 되면011이 되므로 초기 상태가 되어야 한다.

참고자료

· 없음