제9장 연산 회로 설계 실험(결과)

소개

제9장 연산 회로 설계 실험의 결과 보고서입니다
10/10점 받은 보고서입니다.
-2인 1조로 실험을 하였으므로 동일한 보고서가 있을 수 있습니다.-

목차

1. 결과측정
(1) 4비트 덧셈기/뺄셈기(Verilog HDL 코드, Waveform Editor,Timing Analyzer, 사진 첨부)
(2) 4비트 ALU(Verilog HDL 코드, Waveform Editor,Timing Analyzer+실험과정의 문제 답변)
2. 결과보고서
① 자리 올림 예견법(Carry look ahead)의 장단점을 조사하고 위의 회로와 비교 하시오.
② 4비트 덧셈기/뺄셈기의 최대 경로 지연을 찾아서 이것을 클록에 의해서 동작 시켰을 때의 가능한 최대 동작 주파수를 계산하시오.
③ 다른 종류의 덧셈기를 조사하여 32비트의 덧셈기를 구현할 경우에 가장 빠른 동작 속도를 나타내는 덧셈기를 구하시오.
④ MAX+PLUS Ⅱ > Floorplan Editor를 통해서 FPGA의 I/O에 설계된 칩의 I/O를 할당하여 다시 컴파일 했을 때 한 번에 이루어지지 않고 에러가 발생했다면 그 원인에 대해서 토의해 보시오.
⑤ MAX+PLUS ii > Timing Analyzer를 통해서 입력에 따른 출력이 생성되기까지의 지연값이 생기는 원인에 대해서 토의해 보고, 만일 클록을 사용한 동기 회로를 구성한다면 최대 가능한 동작 클록 주파수를 찾아보고 그 이유를 설명하시오.
⑥ 4비트 ALU 4개를 사용하여 16비트 ALU를 구성하고 4비트 ALU Timing Analyzer의 결과 값을 토대로 입력에 따른 출력이 나오기까지의 지연 값에 대해서 토의해 보시오.

본문내용

②Waveform Editor
[덧셈기의 Waveform Editor]
덧셈기의 Waveform Editor를 살펴보면 0~600ns까지는 덧셈기로써 제대로 실행하는 걸 볼 수 있다.(예로써 100~200ns에 A=5 B=1을 입력하면 S=6이 출력) 그러나 600~1000ns에서는 overflow가 일어나는 걸 확인 할 수 있었다.

(2) 4비트 ALU
①Waveform Editor
[산술연산(M=0)]
위의 그림들은 M=0을 넣어주어 산술연산을 처리하도록 한 후 A=3(0011), B=5(0101)을 넣고 동작 제어 신호(S)를 0(0000)~15(1111)까지 넣어준 Waveform Editor의 결과이다. S=0010을 넣을 경우 결과 값이 1011로 에 A=0011, B=0101을 넣었을 때의 값과 같다. 그리고 S=0110일때 A-B값(1110)이 출력했으므로 동작이 제대로 되는 것을 확인할 수 있었다.
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ⓔCarry Lookahead Adder
32-비트 CLA의 설계트리
- 32-비트 CLA의 경우 CLA 블록에서 carry-in의 입력수가 통상 허용되는 fan-in을 초과하므로 4-비트 BCLU (Block CLU)와 8-비트 CLU로 나누어 모델링
- Pipeline 구조를 사용치 않는 빠른 adder 필요시
- FA의 캐리를 미리 예측하여 계산 결과를 구하는 덧셈기
가장 빠른 동작 속도를 나타내는 덧셈기
가장 빠른 동작 속도를 나타내는 덧셈기일수록 more logic하고 more space하다.
Carry lookahead logic을 쓰는 Carry Lookahead Adder가 가장 빠르다.

④ MAX+PLUS Ⅱ > Floorplan Editor를 통해서 FPGA의 I/O에 설계된 칩의 I/O를 할당하여 다시 컴파일 했을 때 한 번에 이루어지지 않고 에러가 발생했다면 그 원인에 대해서 토의해 보시오.

참고자료

· 없음