디지털회로 설계의 기초 7장 연습문제 풀이(설계문제 제외)

소개

`디지털회로 설계의 기초`
출판사 YOUNG 2006년도판

7장 연습문제 풀이입니다.

설계문제는 제외입니다.
문제에서 언급된 그림은 첨부되지 않았습니다. 교재를 참고해 주십시요.

목차

7.1 2비트 병렬 입력 - 병렬 출력 레지스터를 JK 플립플롭을 사용하여 설계하시오.

7.2 그림 7.5의 SR 플립플롭을 사용한 레지스터를 설계하시오.

7.3 링 계수기와 꼬리 바꿈 링 계수기의 차이점을 설명하시오.

7.4 그림 7.3의 회로에서 1010의 입력이 저장될 때의 파형을 그리시오.

7.5 그림 7.8의 회로에서 클럭 주파수가 10MHz일 때 8비트 데이터의 저장 시간은 얼마나 걸리겠는가?

7.6 그림 7.17의 4비트 이진 동기 계수기에서 플립플롭의 전송 지연 시간이 50ns이고 게이트의 전송 지연 시간이 20ns라면 최대 클럭 주파수를 구하시오.

7.7 순서 0,1,2,3,4의 mod 5 동기 계수기를 SR 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기 상태가 상태 5 또는 6 또는 7일 경우의 상태 천이 과정을 설명하시오.

7.8 그림 7.22 병렬 로드 기능을 갖는 동기 이진 계수기를 설계하시오. 여기서 Carry-out 의 역할을 설명하시오.

7.9 문제 7.8의 계수기를 이용하여 순서 10,11,12,13,14,15의 mod-6 계수기를 설계하시오.

7.10 그림 7.27의 3비트 이진 비동기 계수기에서 플립플롭의 전송 지연 시간이 50ns이고 게이트의 전송 지연 시간이 20ns라면 최대 클럭 주파수를 구하시오.

7.11 순서 0,1,2,3,4,5의 mod-6 비동기 계수기를 하강 에지 트리거 JK 플립플롭을 사용하여 설계하시오. 그리고 설계된 회로에서 초기 상태가 상태 6 또는 7일 경우의 상태 천이 과정을 설명하시오.

7.12 문제 7.11의 mod-6 계수기와 순서 0과 1을 가지는 mod-2 계수기를 결합하여 mod-12 계수기를 설계하시오. 그리고 결합 순서에 따른 차이점을 설명하시오.

본문내용

7.3 링 계수기와 꼬리 바꿈 링 계수기의 차이점을 설명하시오.
sol) 링 계수기는 초기상태가 1000이라면, 0100, 0010, 0001, 1000의 순으로 상태 천이를 한다. 반면, 꼬리 바꿈 링 계수기의 경우는 초기상태가 1000 이라면, 1100, 1110, 1111, 0111, 0011, 0001, 0000, 1000의 순으로 상태천이를 하는 계수기이다. 위와 같이 4개의 F/F으로 된 경우 링 계수기는 마지막 F/F의 Q가 첫 번째 F/F의 입력으로 가고, 꼬리 바꿈 링 계수기는 마지막 F/F의 Q`가 첫 번째 F/F의 입력으로 간다.
7.5 그림 7.8의 회로에서 클럭 주파수가 10MHz일 때 8비트 데이터의 저장 시간은 얼마나 걸리겠는가?
sol)
SIPO의 경우 8-bit 를 저장하기 위해서는 8 번의 클럭 주기가 필요하다.
8 * 1/(10x106) = 0.8us

참고자료

· 없음