latch up현상

*진*
최초 등록일
2006.11.13
최종 저작일
2006.01
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소개글

반도체 CMOS에서의 Latch-up현상에 대한 정의와 해결방안에 대해서 간략히 서술한 자료입니다.

목차

Latch Up 현상
Latch Up 방지법

본문내용

CMOS회로에서 가장 큰 문제는 고유의 자기파괴현상인 latch up현상 이다. 이 latch up현상은 CMOS에 공급전압을 인가할 때 가끔 출력단의 CMOS회로에 있는 기생 바이폴라 트랜지스터에 의해서 P-N-P-N 구조가 형성되고 이것이 SCR(Silicon controlled rectifier : thyristor)동작이 발생으로 인하여 과전류가 흘러 소자가 파괴되는 현상을 말한다. latch up현상은 CMOS구조에서 기생적으로 형성되는 바이폴라 트랜지스터 구조의 기생소자에서부터 시작된다.

참고 자료

▻ A study on the process and Analysis of Triple well for Latch up Immunity
▻ http://blog.naver.com/parantoki?Redirect=Log&logNo=120013299252
▻ http://blog.naver.com/parantoki?Redirect=Log&logNo=120013299399
▻ http://www.riss4u.net/index.jsp

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