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"Latch-up" 검색결과 1-20 / 156건

  • 한글파일 레치업
    LATCHUP 현상이란? Latch up 현상에 대해 알아보기 전에 간단히 CMOS 에 대해 알아보면, COMS는 증가형 pMOS와 nMOS로 구성된다. 높은 입력전압에서 ... 사이가 쇼트되어 전류통로를 형성하여 집적회로에 수백mA 이상의 전류가 순간적으로 흘러 파괴되는 현상을 Latch Up이라 한다. MOSFET 의 구조상 기생 BJT에 의한 비정상적인
    리포트 | 4페이지 | 500원 | 등록일 2017.11.01
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  • 한글파일 latch up현상
    Latch Up 현상 CMOS회로에서 가장 큰 문제는 고유의 자기파괴현상인 latch up현상 이다. 이 latch up현상은 CMOS에 공급전압을 인가할 때 가끔 출력단의 ... 발생으로 인하여 과전류가 흘러 소자가 파괴되는 현상을 말한다. latch up현상은 CMOS구조에서 기생적으로 형성되는 바이폴라 트랜지스터 구조의 기생소자에서부터 시작된다. [그림
    리포트 | 3페이지 | 500원 | 등록일 2006.11.13
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  • 파워포인트파일 latch-up에 관한 자료
    Latch-up 조 상 현 Latch-up CMOS 회로의 기생 성분에 의해서 생기는 p-n-p-n 구조에서 VDD와 GND사이에 SCR(silicon controlled ... transistor에 의해 발생 Latch-up 발생 회로 Latch-up 발생 회로의 단면 in out Latch-up 발생 회로 모델 pnp bipolar transistor와 npn
    리포트 | 11페이지 | 300원 | 등록일 2010.10.26
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  • 워드파일 인하대 fpga 4주차 latch, FF, counter보고서
    FPGA 4주차 보고서 Gated D latch D_ Flip-flop RTL MAP test_bench 4bit-up counter RTL MAP test bench 4bit
    리포트 | 14페이지 | 3,000원 | 등록일 2020.07.07
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  • 파워포인트파일 [latch up]Well formation in cmos
    RetroGrade WELL -. CMOS WELL Technology Issues -. LATCH-UP -. ISOLATION Technology -. Process Flow of CMOS ... direction for PMOSFET Region -. Lateral direction for NMOSFET Region Latch Up CMOS 구조에서 외부의 전압, 변동이나
    리포트 | 19페이지 | 1,800원 | 등록일 2005.12.11
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  • 한글파일 VLSI 설계의 여러가지 현상들
    (Gener 사용할 수 있고 설계의 기술이 누출될 위험이 없는 장점이 있다. 2.Latch up(래치업) 1)Latch up 현상 CMOS회로에서 가장 큰 문제는 고유의 자기파괴 ... 현상인 Latch up현상이다. 이 Latch up현상은 CMOS에 공급전압을 인가할 때 가끔 출력단의 CMOS회로에 있는 기생 바이폴라 트랜지스터에 의해서 P-N-P-N 구조가 형성되고
    리포트 | 9페이지 | 1,500원 | 등록일 2013.06.20
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  • 파일확장자 서강대학교 디지털논리회로실험 6주차 결과보고서
    1. 실험목적1) Flip-flop의 종류를 파악하고 각각의 동작원리를 이해한다.SR-, D-, JK- flip-flopsSet up time과 hold time에 대해 이해한다 ... 회로)는 그 출력이 현재 입력 뿐만 아니라 이전 상태들의 영향을 받는 논리회로를 의미한다. Latch와 flip-flop은 순차논리회로 설계의 기본이 되는 function block
    리포트 | 12페이지 | 1,000원 | 등록일 2021.10.02
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  • 파워포인트파일 CMOS 기술
    and Matching CMOS Manufacturing Steps CMOS Latch-up Latch-up Prevention Trench Isolation Schottky ... section CMOS latch-up Causes ① internal transient current or voltages during power-up ② external
    리포트 | 66페이지 | 2,000원 | 등록일 2007.03.02
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  • 한글파일 A+ 디지털 시스템 실험 Latch & Flip-Flop <6주차 예비보고서>
    Latch & Flip-Flop 실험목표 ① SR Latch를 설계한다. ② SR Latch를 이용하여 D-Type Positive-Edge-Triggered Flip-Flop을 설계한다 ... -Flop을 이용하여 BCD Ripple Counter를 설계한다. 기본지식 1. SR Latch를 설계 2. Flip-flop 회로 Flip-flop 회로 플립플롭이란 clock
    리포트 | 3페이지 | 1,000원 | 등록일 2017.07.05
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  • 한글파일 A+ 디지털 시스템 실험 Sequential Circuit 설계 및 구현 <7주차 결과보고서>
    제목 Sequential Circuit 설계 및 구현 실험목표 ① 동기식 UP/DOWN 카운터를 설계한다. ② 카운터를 이용한 Sequential Circuit을 설계한다. 실험결과 ... 1. 동기식 UP/DOWN 카운터를 설계한다. [그림 1] 동기식 UP/DOWN 카운터 블록 다이어그램 (입력 : CLK,CLR,Enable,UP_Down | 출력 : Q,Q_n
    리포트 | 8페이지 | 1,500원 | 등록일 2017.07.05
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  • 한글파일 디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop
    ), but on past sequence of inputs ?SR Latch -Does the circuit to the right, with cross-coupled. NOR ... gated, do what we want? -How did someone come up with that circuit? Maybe just trail and error, a bit
    리포트 | 12페이지 | 700원 | 등록일 2019.08.29
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  • 워드파일 논리회로설계실습-FSM-예비보고서
    적으로 변하여도 VCC와 연결된 Pull-up 저항으로 인하여 출력상태가 유지 되게 된다. SR latch를 이용한 chattering 방지 회로는 NAND 게이트를 두개 사용해야 ... > Chattering 방지 회로 Low pass filter SR Latch Chattering을 방지하기 위한 하드웨어적 방법으로 SR latch를 이용한 chattering 방지
    리포트 | 6페이지 | 700원 | 등록일 2018.01.10
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  • 파워포인트파일 시트벨트 시스템의 이해
    not activated Gas Generator powder ignites Pressure builds up within tube assembly Balls are guided ... Pull : Single L/L 작동하중 ( 2.8~3.4 Kn ) Cover Latch Button Frame Ejector SPR'G Ejector Sliding Bar
    리포트 | 50페이지 | 1,500원 | 등록일 2017.05.17
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  • 워드파일 시립대 전전설2 [7주차 결과] 레포트
    SW) : en=1 이면 계수기 동작, en=0이면 멈춤 mode 신호(버스 SW) : mode=1 : up, mode=0 : down load 기능 : 입력 4비트 : 버스 ... SW, active-high 로드 버튼 : 버튼 SW 4-bit counter 설계한 코드 설명 clk, rst,up, en의 각각 변수 선언을 하였고 clk이 posedge일떄와
    리포트 | 8페이지 | 2,000원 | 등록일 2019.07.29
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  • 한글파일 시립대 전전설2 Velilog 결과리포트 6주차
    Design (순차 조합회로) 를 설계해보는 실험이다. 순차 조합 회로 중에서도 LATCH, D FlipFlop, J-K FlipFlop, S-R FlipFlop 등의 지식을 이용해서 ... 설계해 볼 것이다. 저번주에 설계했던 Converter과 어떻게 다르게 작동하는지를 비교해 보는 것도 좋을 것 같다. 2. 배경 이론 (1) NAND Gate를 이용한 LATCH 2
    리포트 | 14페이지 | 2,000원 | 등록일 2021.12.11
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  • 한글파일 The tell-tale heart 작품정리
    latch of his door and opend it. (p.829 밑에서 8번째 줄) 2) His room was as black as pitch with the thick ... then took up there planks from the flooring of the chamber...(p.831 밑에서 9번째 줄) -> 오래된 집, 문의 빗장, 셔터(덧문
    리포트 | 2페이지 | 700원 | 등록일 2019.06.06
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  • 한글파일 flip-flop and counter design(예비)
    various kinds of flip-flops, and design counters based on that knowledge. 2. Theory (1) Latch / Flip ... -Flop ① S-R Latch Latch has two values, 1 and 0, for the output. In a TTL circuit, 1 represents +5V
    리포트 | 16페이지 | 1,000원 | 등록일 2011.07.09
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  • 엑셀파일 MISTUBISHI GX WORKS2 PLC SETUP
    PLC SET UP MANUAL 1. GX WORK2 OPEN 후 바로 온라인/PLC 읽기(upload) Click - All Cancle 후 타겟 - Program Memory ... FILE-> File Register 확인 2) DEVICE 확인 (File Register영역 Latch(2) 307199 필히 확인) 3) 신제조용 CC-IE 및
    리포트 | 2페이지 | 2,000원 | 등록일 2019.07.09
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  • 파일확장자 마이크로프로세서 작품(도트매트릭스를 활용한 드로잉로봇, 전자, ATMEGA128)
    LATCH 도트매트릭스 PC4 출력 A0 도트매트릭스 PC5 출력 A1 도트매트릭스 PC6 출력 A2 도트매트릭스 PC7 출력 A3 도트매트릭스 PE3 출력 서보모터 펜의 높 ... Yes Yes Yes Yes Yes Yes No No No No No No No No 종료 x축 AD 변환값 > 780 이면 조이스틱 UP x축 AD 변환값 < 250 이면 조이스틱
    리포트 | 24페이지 | 3,000원 | 등록일 2020.04.12 | 수정일 2021.01.24
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  • 한글파일 전기전자기초실험 Flip-flop and Counter Design 결과레포트 (영어)
    circuit, and 4-bit Up/down reset counter. ▶ Master and slave Flip-flop. Each master and slave are ... from 0000. The output delay that is obtained by our experiment is 12.6ns. ▶ 4-bit Up/down preset
    리포트 | 8페이지 | 1,000원 | 등록일 2017.12.01
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