[디지털]동기식카운터와 비동기식 카운터

최초 등록일
2006.06.09
최종 저작일
2006.06
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디지털실험 및 디지털공학 참고자료 -호서

목차

1.비동기식counter
-Orcad회로도
-실험결과(클럭에 따른 각각의 상태 0or1)
-Pspice결과그림
-결과 해석 및 검토

2.동기식 counter
-Orcad회로도
-실험결과(클럭에 따른 각각의 상태 0or1)
-Pspice결과 그림
-결과 해석 및 검토

본문내용

동기식 카운터는 비동기식 카운터와는 달리, clock신호가 모든 플립플롭에 동시에 인가되기 때문에, 비동기식 카운터에서 발생되는 전달지연시간이 없다. 하지만, 여기서 비동기식회로에서 단지 clock신호만 동시에 인가되면 제대로 된 counter가 될 수 없다. J-K 플립플롭을 사용해서 만든 counter회로에는 toggle을 일으켜서 count시키기 때문에, 여기서 문제가 발생하는 것이다. clock 신호가 동시에 인가가 되고, 모든 플립플롭의 J와 K에 똑같이 1이 들어간다면, 첫 번째와 두 번째 까지의 플립플롭은 제대로 된 출력파형을 발생시키지만, 세 번째 플립플롭에서부터 counter회로에서는 적당하지 않는 파형이 발생하게 된다. 이것은 toggle시키는 부분인 J와 K의 입력신호에 문제가 생긴 것인데, 이것을 보완하기 위해서 동기식 카운터에서는 이전의 플립플롭의 결과들을 모두 AND gate를 거쳐서 다음단의 J와 K의 입력신호로 주어진다.
동기식 카운터는 Propagation delay가 발생하지 않으므로, 많은 플립플롭으로 오랜 시간 측정한다 해도 잘못된 출력파형은 발생하지 않는다.
동기식 카운터도 J와 K의 입력신호에 1이 들어가서 toggle되는 것을 이용해서 counter회로를 만든 것이다. clock신호에 따라서 negative edge 면에서 값이 변하는데, 첫 번재 플립플롭에서는 처음, J와 K에 1의 입력신호가 들어가므로, toggle이 되는데 CLR신호로 0의 값을 가지고 있으므로 1이 된다. 그 다음 클럭신호에서 A가 0이 되는 negative edge면에서 B가 toggle이 일어나면서 1이 되고, A와 B 둘다 negative edge면에서 1에서 0으로 변할 때, C가 toggle이 일어나면서 1이 된다. 이는 이전단의 모든 플립플롭의 출력을 AND gate의 입력으로 넣고, 그 AND gate의 출력을 다음단의 J와 K의 입력신호로 인가해주었기 때문에, 이전단의 모든 플립플롭이 1에서 0으로 변하는 negative edge면일때, 다음단의 플립플롭이 toggle되는 것이다. 출력파형은 위의 그림과 같이 Pspice 시뮬레이션의 결과와 같았다.

참고 자료

없음

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