서울과기대 전전실 스톱워치 설계 A+ 결과보고서 / FPGA 스톱워치 설계

소개

굉장히 잘 작성한 A+ 자료입니다.

1. 스톱워치 상세 블록선도
2. 각 기능 블록의 입출력 신호 정의 및 동작 설명
3. 각 블록별 모의실험 결과 파형 및 분석
4. 테스트 결과 및 분석
등

목차

없음

본문내용

b) 각 기능 블록의 입출력 신호 정의 및 동작 설명

1) clkdiv
- 1MHz 클럭을 입력 받아 100Hz로 분주하여 출력한다.
- Timer 모듈에서 시,분,초를 결정하는 데 이용한다.
- 입력 신호: Mclk (FPGA의 마스터 클럭(1MHz))
- 출력 신호: clk (100Hz로 분주된 클럭)

2) SWI (Switch Interface)
- 입력 신호: Mclk, sw[2:0] (FPGA 실습 KIT의 푸쉬 버튼 스위치 0,1,2)
- 출력 신호: swdet[2:0] (동기 신호로 변환된 스위치 0,1,2 신호)
- FPGA 실습 KIT의 푸쉬 버튼 스위치 0,1,2를 입력받아 비동기적인 스위치 신호를 마스터 클럭에 동기화시킨다. (스위치 디바운싱을 제거하는 엣지 검출기를 포함한다.)
(asynchronous sw[2:0] signal -> synchronous swdet[2:0] signal)
- 동기화된 스위치 신호를 Lap Time, State Machine 모듈에 전달한다.

3) STM (State Machine)
- sw[2:0] 신호를 받아 스톱위치 상태를 결정한다. 리셋, 정지, 동작, 랩 타임 모드의 4가지 상태를 가진다.
- 결정된 스톱워치 상태를 Timer, LED Driver 모듈에 전달한다.

- 입력 신호: Mclk, sw[2:0] (동기 신호로 변환된 스위치 0,1,2 신호)
- 출력 신호: state[3:0] (스위치 신호를 받아 결정되는 스톱워치 동작 상태)

- state0은 리셋모드, state1은 RUN모드, state2는 stop모드, state3은 Lap Time모드이다.

- state0에서 sw[0]이 입력되면 state1이 된다.
- state0에서 sw[1], sw[2]가 입력되면 현재 상태(state0)를 유지한다.
- state0에서 sw[0]이 입력되면 state2가 된다.
- state1에서 sw[2]가 입력되면 state3이 된다.

참고자료

· 없음