verilog hdl을 이용한 fsm(final state machine)

소개

HDL 언어를 이용하여 학교 숙제등을 하시는 분이
참조하시면 좋은 자료가 될 것 같네요. 제가 했던
설계들을 정리해 놓았습니다.
verilog로 짠 final state machine을 정리해 놓은
워드 파일입니다. 워드에 있는 소스를 긁어다가
붙이시면 active hdl 및 model sim 등 모든 hdl
지원 프로그램에서 동작합니다.
좋은 구매 평가를 받은 자료 입니다. 참고하세요~!

컴파일 실행환경

1.Block Diagram
(파워포인트로 구성)

2.신호 분석 및 설명
test bench source 포함

3.각 시간에 따른 동작설명
(그림 포함)

4.소스 분석
(소스 코드 포함)

본문내용

동작설명
1.reset이 1이므로 state를 초기화
2.입력이 0->1->0->1 순서대로 들어올 때 state가 0->1->2->3으로 차례로 넘어가는 동작을 보여줌. state 3상태에서 입력이 1이므로 state2로 향하면서 out값을 1로 출력함.
3.입력이 0->1이 들어오므로 state3에서 state2로 향하면서 out값을 1로 출력함.
4.state2에서 입력이 1이므로 state 0으로 진행
5.state0 상태에서 입력이 1이므로 1clock 동안 현재 상태를 반복하다가 입력이 0이 들어오면서 state1로 진행
6.state1 상태에서 입력이 0이므로 1clock 동안 현재 상태를 반복하다가 입력이 1이 들어오면서 state2로 진행
7.state2상태에서 입력이 0이므로 state3으로 진행하고, state3 상태에서 입력이 0이므로 state 1로 진행
8.state1 상태에서 reset이 걸리므로 초기화 되며 state0으로 진행
9.reset 후 입력이 0->1->0->1 순차적으로 들어올 때 state가 순차적으로 진행되는 것을 보여줌, state3에서 입력이 1이기에0 state2로 향하면서 out 값을 1로 출력함

참고자료

· 없음