[논리회로, 전자계산기 구조]verilog HDL & xilinx 툴 사용법

소개

대학 세미나에서 아주 좋은 평가를 받은 자료 입니다

목차

Verilog HDL 이란?
Verilog HDL의 역사
중요한 데이터 형
Module & Port
Data Types
게이트 수준의 모델링
Xilinx Tool 사용법

본문내용

History
– 1985년 Automated Integrated Design Systems
– Phil Morby에 의해 디자인 (Verilog-XL)
– 1989년 Cadence Design Systems에 합병
– 1990년 Open Verilog International 설립
– 1995년 IEEE Standard 1364


새로운 값에 대입되기 전까지 이전의 값을 유지
행위레벨 모델링과 스티뮬리를 적용할 때 범용적으로 사용
값은 행위레벨 구조를 통해 레지스터에 적용됨



module halfadder (S, C, x, y);
input x, y;
output S, C;
xor (S, x, y);
and (C, x, y);
endmodule

참고자료

· 없음