VHDL을 이용한 컴퓨터 구조

최초 등록일
2004.12.02
최종 저작일
2004.12
11페이지/한글파일 한컴오피스
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소개글

한학기 동안 Term Project 한 것입니다.
컴퓨터의 블럭도와 각 부분의 시뮬레이션 결과값이 포함되어 있습니다. 레포트로 제출한것이기 때문에 정리는 잘 되어 있습니다. ^^

컴파일 실행환경

한글 2002로 작성된 파일입니다.
한글 97로 하면 이미지를 확인 할 수 없을 것 같아 한글 2002로 작성 하였습니다.
이점 유의해 주세요

본문내용

1) SC부 : 처음으로 설계 한 부분인데 끝부분까지 말썽을 일으켰던 부분입니다. 클럭의 분주를 나누는 것을 알지 못하여 애를 먹었습니다. S 플립플롭의 LD 신호를 입력신호로 빼주었습니다.
2) Register부: 책에 있는 공통버스 그림(page. 105)만을 보며 설계하여 세세한 부분까지 알아 가는데 힘들었습니다. 처음에 공통버스의 SELECT 신호를 이해 못하여 많은 시행착오를 거쳤습니다.
3) 제어부 : SIMPLE-COMPUTER를 짜면서 제일 힘들었던 부분입니다. 제어부에 필요한 신호는 알고 있는데 그것들을 어떻게 연결하는지 몰라서 가장 많은 시간을 투자한 부분입니다.
4) ADDER & LOGIC부 : 이 부분에선 E 플립플롭의 정확한 동작을 몰라 무척 고생했습니다. 처음에는 E 플립플롭이 ADDER & LOGIC부와만 연결이 된 줄 알고 설계를 하였으나 그게 아닌 걸 알고 다시 설계를 하였습니다.
5) I/O부 : 이 부분에 대해선 개념이 전혀 없었습니다. INPR, OUTR가 REGISTER부의 한 부분인줄 알고 REGISTER부에서 설계를 하였다가 나중에 이해를 하고 I/O부를 설계하였습니다. OUTR로 들어오는 입력부를 AC 레지스터에서 직접 받아 우선 53이 나온 후 003C 결과 값이 나오게 됩니다.
6) 메모리부 : DQ만 사용할 줄 알아서 제어부에서 오는 MEMORY_READ값을 출력 값으로 빼주었습니다.

참고 자료

없음

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