22장 결과보고서_Verilog HDL을 활용한 순차논리회로의 구현

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1. 플립플롭 동작과 제어입력 실습
a) 그림 22.2와 그림 22.3의 VerilogHDL 코드를 활용하여 비동기 preset 기능을 가지는 D 플립플롭을 구현하고 ModelSim을 활용하여 검증하시오.
ModelSim 프로젝트를 생성, VerilogHDL 파일 추가 및 입력, 컴파일 및 시뮬레이션 절차는 20장의 내용을 참고하시오

비동기화 preset으로 설계하였다.

초기상태 : D=1, PRN=1, CLK=0 초기화.

CLK : 클럭주기마다 0101을 반복한다. CLK의 positive edge에서 q값이 업데이트 된다.

D : 테스트벤치 코드에서 볼 수 있듯이 설정한 시각마다 1-> 0-> 1-> 0 으로 설정된다.

preset : preset값이 1->0 일 때 q 값이 1로 asynchronous 하게 업데이트 되도록 설계했다. 비동기화 preset으로 동작하도록 베릴로그 코드설계를 했기 때문에, CLK 주기와 상관없이 업데이트 된다는 특징을 가지고 있다.

b) 1-a)의 결과에 비동기 clear 그능을 추가하고, 테스트벤치 파일을 수정한 후 ModelSim으로 시뮬레이션하여 동작을 검증하시오.

비동기화 clear을 추가하였다.

초기상태 : D=1, PRN=1, CLR=1, CLK=0 초기화.

CLK : 클럭주기마다 0101을 반복한다. CLK의 positive edge에서 q값이 업데이트 된다.

참고자료

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