논리회로및실험 레포트

목차

1. 목표
2. 내용
3. 수 표현
4. 문자열
5. 식별자
6. 키워드

본문내용

1. 목표: - AND,OR,XOR Gate를 이해하고 안다.
- Verilog HDL 문법을 이해한다.

2. 내용 :
1) AND 게이트
두 개 이상의 입력과 하나의 출력으로 구성된다. 하단의 진리표(truth table)에 따라 동작하는 논리곱(logical conjunction)을 구현한 것이다. 게이트의 입력을 A, B, 출력을 C라 하면 의 논리식을 구현한 것이다. 논리 게이트에서 출력 전압이 높은(high) 상태를 1, 즉 참이라고 하고, 낮은(low) 상태를 0, 즉 거짓이라고 할 때, AND 게이트의 출력이 참이 되는 경우는 AND 게이트의 두 입력 모두 참인 경우뿐이다. 만약 입력 중 어느 한 쪽이라도 참이 아니라면 AND게이트의 결과 출력은 거짓이 된다.

2) OR 게이트
두 개 이상의 입력과 하나의 출력으로 구성된다. OR 게이트는 하단의 진리표(truth table)에 따라 동작하는 논리합(logical sum)을 구현한 것이다. 게이트의 입력을A, B,출력을C라 하면 의 논리식을 구현한 것이다. 논리 게이트에서 출력 전압이 높은(high) 상태를 1, 즉 참이라고 하고, 낮은(low) 상태를 0, 즉 거짓이라고 할 때 OR 게이트는 다음과 같이 작동한다. 입력 중 하나 또는 모두가 참일 때 출력은 참이고, 입력값이 모두 거짓일 때만 출력이 거짓이 된다.

3) XOR 게이트
두 입력의 비동일성을 판단하는 비등가(non-equivalence) 게이트로, 두 개 이상의 입력과 하나의 출력으로 구성된다.

참고자료

· http://skbdlee.tistory.com/entry/2-Verilog-HDL-문법 [just enjoy everything]