The Challenges of Mass-Production Technology Using EUV

목차

1. Introduction
2. Exposure tool
3. Patterning
4. Resist & MASK
5. Conclusion
6. Reference

본문내용

반도체 산업은 1960년대부터 Clever circuit architecture, feature-down scaling, high yielding larger di를 통해 무어의 법칙을 충족하는 발전을 이루어 왔다. 이러한 집적도 향상을 위해서는 Photolithography에서 더 높은 NA를 가진 렌즈와 더 작은 파장의 source를 사진 exposure tools가 필요하다. 주로 파장을 감소시켜 scaling down을 이루어 왔지만 193nm까지만 감소시킬 수 있었다. 지난 20년까지는 193nm의 파장을 유지하며 immersion, double exposure patterning과 같은 기술을 발전시키며 무어의 법칙을 지킬 수 있었다. 80년대 후반부터 193nm 이하의 파장을 사용하는 기술이 필요함을 느끼고 13.5nm의 파장에서 작동하는 EUV를 EUV LLC로부터 개발하기 시작했다. 실행 가능한 정도로 웨이퍼를 빠르게 노출시키는 데 필요한 수백 와트의 전원 공급원에 대한 기술부족으로 상용화에 제한되었고, 이를 해결하기 위해 여러 반도체 제조업체들은 필요한 라인과 공간을 만들기 위해 interlaced patterns을 사용하였다. 이러한 해결방안은 wafer제작에 효과적이지만 복잡한 제조공정에서 여러 층을 다중 노출해야 했기 때문에 제조 비용이 지속적으로 증가하는 문제가 있었다. 2018년에 100W 이상을 전달할 수 있는 EUV Source가 도입되었지만, 이는 pattern fidelity와 uniformity를 유지하면서 생산량을 충족하기 위해서는 Resist의 감도가 문제될 정도의 전력이다. DUV 공정의 기술을 극한으로 발전시켜 7nm node pattering을 이용하고 있지만 더 작은 pattering을 위해서라면 EUV의 상용화는 필수적이다. 현재 상용화가 진행되고 있지만 집적도 향상의 위해 아직까지는 source의 전력문제, 신뢰성, 마스크 오염문제에서 개선이 필요하다.

참고자료

· Lithography for enabling advances in integrated circuits and devices, C. Michael Garner, 28 August 2012, The Royal Society
· Current challenges and opportunities for EUV lithography, Harry J. Levinson; Timothy A. Brunner, 24 October 2018, Volume 10809, International Conference on Extreme Ultraviolet Lithography 2018
· High Sensitivity Resists for EUV Lithography: A Review of Material Design Strategies and Performance Results, Theodore Manouras; Panagiotis Argitis, 14 August 2020, Nanomaterials 2020 10(8) 1593
· Nanolithography: Status and Challenges, Rashed Md. Murad Hasan; Xichun Luo; 26 October 2017, IEEE
· INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2018
· INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2020
· INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS 2021
· 차세대 EUV 공정 경쟁에 담김 함의, 권석준(성균관대학교 조교수), 23 Aug 2021
· 차세대 반도체 패터닝 공정의 향방, 권석준(성균대학교 조교수), 06 Dec 2020
· Flare reduction in EUV Lithography by perturbation of wire segments, S. Paul, Pritha Banerjee, S. Sur-Kolay, 2 November 2015, 2015 IFIP/IEEE International Conference on Very Large Scale Integration
· 반도체 EUV 'High NA' 기술 원리를 알아봅시다, 안진호(한양대학교 교수, EUV-IUCC), THEELEC
· 프랙틸리아, EUV 공정 수율 관리해주는 '스토캐스틱 솔루션' 선봬, 이광영 기자, IT Chosun
· EUV Pellicles Finally Ready, MARCH 22ND 2021, MARK LAPEDUS, SEMICONDUCTING ENGINIEERING
· Finding, Predicting EUV Stochastic Defects, JUNE 17TH 2021, MARK LAPEDUS, SEMICONDUCTING ENGINIEERING