디지털 논리회로 실험 8주차 D-FlipFlop 결과보고서

소개

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목차

1. 실험 과정 및 실험 결과
1) 기본 실험
2) 응용 실험

2. 실험 결과 분석

3. 결론

본문내용

<4.1.1>
Gated D Latch를 결선하는 실험이다. D 래치는 D(Data)라는 하나의 입력을 가지고, 새로운 또 하나의 입력, ENABLE의 입력을 가진다. ENABLE이 LOW이면 입력이 바뀌어도 출력이 절대 변하지 않는다. D가 HIGH이고, EN도 HIGH라면 출력이 HIGH가 되고 세트가 된다. D가 LOW이고, EN이 HIGH라면, 출력은 LOW가 되고 래치는 리셋된다. 한 마디로 정리해서 EN이 HIGH일 때의 D값이 바로 출력이 된다. 위의 실험처럼 처음에 EN이 0이면 D의 값이 변화해도 출력이 변화하지 않지만 EN이 1인 상태에서 D의 값이 0이면 Q의 값도 0, D의 값이 1이면 Q의 값도 1이 됨을 확인할 수 있다.

<4.1.2>
D Flip-flop 7474를 결선하는 실험이다. 여기서 D는 Delay를 의미하는 말이다. 입력을 D 하나만 주고 입력 S와 R이 항상 보수로 되도록 구성한 방법이다. 그 외에는 SR 플립플롭과 구조가 똑같다. 다만 입력S와 R에 동시에 1이 입력되지 않도록 구성되어있다. 클럭이 0일 때는 입력D값에 상관없이 변하지 않는다. 즉 기억하고 있다는 것이다. 클럭이 1이 되면 D값에 의해 출력값이 변한다. 클럭이 1이라 가정한다면, 입력 D = 0 일 때, 출력 Q = 0, Q’ = 1 이 되어 리셋(Reset)이 된다. 입력 D = 1 일 때, 출력 Q =1, Q’ = 0 이 되어 셋(Set)이 된다. 위의 실험처럼 CLK가 0에서 1이 될 때 D가 0이면 Q도 0이 된다. CLK이 1에서 0으로 떨어지면 D의 값과 상관없이 이전값과 동일하다. D를 1로 했을 때 CLK이 0에서 1이 되면 Q의 값을 1이 된다.

참고자료

· 없음