디지털 논리회로 실험 8주차 D-FlipFlop 예비보고서

소개

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목차

1. 실험 목적

2. 실험 이론

3. 실험 준비

4. 실험 기기 및 부품

5. 주의 사항

6. 실험 과정 및 예상하는 이론적인 실험 결과
1) 기본 실험
2) 응용 실험

7. 참고 문헌

본문내용

1. 실험 목적
D Latch와 D Flip-flop의 동작 원리를 살펴본다.

2. 실험 이론

디지털 시스템에서 클럭 (clock) 신호에 의해 각종 논리신호가 동작되는데, 플립플롭 역시 이 신호에 동기 되어 동작한다. 클럭 신호는 ‘0’에서 ‘1’로 변하는 상승 에지(rising edge) 와 ‘1’에서 ‘0’으로 변하는 하강 에지(falling edge) 로 나뉘어 진다. 플립플롭은 에지가 발생하는 시점에 역할을 수행하게 된다. 이 장에서 플립플롭의 종류와 설계방법을 알고, 플립플롭의 동작특성을 이해하는 실험을 한다.

-D 플립플롭
SR 플립플롭을 이용하여 설계한 D 플립플롭이다. 하강 에지 순간에 D 신호의 값을 출력 Q 신호로 내보낸다. 상승 에지인 순간에는 예전의 Q값을 그대로 유지하는 특성이 있다.
마지막으로 모든 플립플롭에는 비동기 입력신호인 PR(Preset) 제어단자와 CL(Clear) 제어단자가 있다. PR 제어단자가 정상 동작하면 출력 Q는 데이터 입력 값에 관계없이 ‘1’ 이 된다. CL 제어단자가 정상 동작하면 출력 Q는 ‘0’ 인 값을 갖는다. 만약 PR과 CL 제어 입력이 동시에 동작하면 출력 Q와 Q_bar 는 모두 ‘1’이 되어 원하는 정상적인 동작을 할 수 없다는 점에 유의하자.

3. 실험 준비
Gated D Latch의 동작에 대해 설명하시오.
- D 래치는 D(Data)라는 하나의 입력을 가지고, 새로운 또 하나의 입력, ENABLE의 입력을 가진다. ENABLE이 LOW이면 입력이 바뀌어도 출력이 절대 변하지 않는다. D가 HIGH이고, EN도 HIGH라면 출력이 HIGH가 되고 세트가 된다. D가 LOW이고, EN이 HIGH라면, 출력은 LOW가 되고 래치는 리셋된다. 한 마디로 정리해서 EN이 HIGH일 때의 D값이 바로 출력이 된다.

참고자료

·  https://air802.tistory.com/40