서울시립대학교 전전설2 4주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)

소개글

"서울시립대학교 전전설2 4주차 결과레포트(코딩 성공적, A+, 10점 만점 11점)"에 대한 내용입니다.

목차

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
나. Essential Backgrounds (Required theory) for this Lab

2. Materials & Methods (실험 장비 및 재료와 실험 방법)
가. 수행 과제
나. Materials(Equipments, Devices) of this Lab

3. Results of this Lab (실험 결과)
가. Results of Lab 1.
나. Results of Lab 2.
다. Results of Lab 3.
라. Results of Lab 4.

4. Discussion (토론)
가. Check agreement between the hypothesis and the result
나. Data analysis 21

5. Conclusion (결론)
가. Summarize experiment contents & purpose of this Lab
나. Studies from this Lab

6. Reference (참고문헌)

본문내용

1. Introduction (실험에 대한 소개)
가. Purpose of this Lab
이번 실험에서 Verilog HDL언어를 사용하여 Combinational Logic을 설계 및 실험한다. 연산 로직, 비교기 등을 설계한다. Module instantiation을 이용한 Structural modeling방법을 실습한다.
조합회로를 always 구문 안에서 behavioral 모델링으로 디자인하는 방법을 실습한다.

<중 략>

4. Discussion (토론)
가. Check agreement between the hypothesis and the result
이번 실험에서는 Module instantiation과 Behavioral level modeling 방식을 활용해서 설계를 해보았다.
Module instantiation의 방식은 간단하게 임의의 연산과정을 하나의 gate로 치환해주는 방식이었다. 이러한 방식을 활용하면, 어떠한 게이트가 반복적으로 등장할 때, 긴 코드를 짧게 줄여 가독성을 높이는 동시에 오타 등의 경우로 오류가 발생하는 경우를 사전에 차단이 가능 할 것이다.

참고 자료

Always and Initial
https://en.wikibooks.org/wiki/Programmable_Logic/Verilog_Always_and_Initial
https://www.chipverify.com/verilog/verilog-initial-block (verilog initial block)
2의 보수
https://ko.wikipedia.org/wiki/2%EC%9D%98_%EB%B3%B4%EC%88%98 (2의 보수)
port Mapping for Module Instantiation in Verilog
http://www.vlsifacts.com/port-mapping-for-module-instantiation-in-verilog/