컴퓨터 구조론 5판 5장 연습문제

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최초 등록일
2020.01.13
최종 저작일
2020.01
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본문내용

5.1 평균 기억장치 액세스 시간 = ML1의 액세스 시간 × ML1의 적중률 + ML2의 액세스 시간 × (100 - ML1의 적중률) = 20ns × 90% + 200ns × 10% = 20ns × 0.9 + 200ns × 0.1 = 18ns + 20ns = 38ns

5.2 식 = ML1의 액세스 시간 × ML1의 적중률 + ML2의 액세스 시간 × (100 - ML1의 적중률)

<중 략>

5.4 필요한 칩의 수는 주소 비트와 데이터 비트의 크기를 맞추기 위해서 직렬 연결과 병렬 연결을 한 개수에 의해 정해진다.
(1) 주소 비트 : 512 × 2 = 1024 (2개의 칩을 직렬로 연결)
데이터 비트 : 1 × 32 (32개의 칩을 병렬로 연결)
필요한 칩의 수 : 2 × 32 = 64개
(2) 주소 비트 : 128 × 8 = 1024 (8개의 칩을 직렬로 연결)
데이터 비트 : 4 × 8 (8개의 칩을 병렬로 연결)
필요한 칩의 수 : 8 × 8 = 64개
(3) 주소 비트 : 64 × 16 = 1024 (16개의 칩을 직렬로 연결)
데이터 비트 : 8 × 4 (4개의 칩을 병렬로 연결)
필요한 칩의 수 : 16 × 4 = 64개
5.5 단어의 길이가 32비트이므로 병렬로 연결하여 데이터 비트의 수를 32비트로 맞춰줘야 한다. 또한 직렬 연결을 해서 기억장치의 용량을 맞춰준다.
(1) 데이터 비트 : 1 × 32 (32개의 칩을 병렬로 연결)
주소 비트 : 4Mword × 16 = 64Mword (16개의 칩을 직렬로 연결)
필요한 칩의 수 : 32 × 16 = 512개
(2) 데이터 비트 : 4 × 8 (8개의 칩을 병렬로 연결)
주소 비트 : 1Mword × 64 = 64Mword (64개의 칩을 직렬로 연결)
필요한 칩의 수 : 8 × 64 = 512개

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