verilog 나눗셈기 곱셈기 보고서

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본문내용

1. 4-07 (나눗셈기)
① 설계 방법론에 대한 간단한 설명 (블록도,사용된 입출력 신호 등)
위는 나눗셈기의 블록도를 보여준다.Clk은 클락 신호이다. St는 시작을 알려주는 입력 신호이다.Load는 레지스터에 피제수와 제수가 로드될 수 있게 해주는 출력 신호이다. V는 오버플로우를 알려주는 출력 신호이다.Sh는 regA(피제수 처음에 로드되는 레지스터)를 왼쪽으로 1bit 시프트를 진행하라는 출력 신호이다. Su는 regA[16:8]과 제수의 빼기를 진행하라는 출력 신호이다.K는 카운터가 15까지 세었을 때 (0에서 시작)1이 되는 신호이다. C는 regA[16:8] 이 제수보다 크거나 같을 때,즉 빼기가 가능할 때 1이되는 신호이다.이외의 레지스터 이름은 Verilog 코드에 주석으로 달아 놓았다.

나눗셈기의 State Graph 이다.S0은 초기 상태이다.St 입력이 들어오면 제수,피제수를 Load 한다. S1은 처음으로 연산을 시작하기 전인데,맨 처음부터 빼기가 되면 (C=1)오버플로우가 된다는 뜻이므로 V를 출력하고 S0으로 돌아간다.C=0인 경우 regA를 왼쪽으로 한칸 시프트 하고 LSB에 0을 넣는다. S2는 K=1이 될때까지 처음+1~마지막-1 번 연산이 진행되는 상태이다. C=1이면 빼기,C=0이면 시프트가 진행된다.그러다가 K=1이 되면 마지막 연산이 진행되는데 상태는 S0로 옮겨진다. C=0이면 단순히 연산이 종료되고, C=1이면 마지막 빼기를 한다.regA[16:8]이 나머지,regA[7:0] 가 몫이된다. 나머지가 수행되는 방식은 다음과 같다. (bit수의 차이가 있을 뿐 방식은 동일) done 출력이 없는 이유는 ST 신호가 정확히 한 클록만1이기 때문이다.즉 단 한번만 나눗셈이 실행되고 다시는 실행되지 않는다.

참고자료

· 없음