[Flowrian2] SystemVerilog 문법 및 실습 (Date Types)

소개

본 문서는 SystemVerilog 언어에서 사용하는 데이터 타입에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Data Types
2. Lab : Integer Data Type
3. Lab : String Data Type
4. Lab : Event Data Type
5. Lab : Array Type Definition
6. Lab : Enumeration Type Definition
7. Lab : Structure Type Definition
8. Lab : Union Type Definition
9. Lab : Static Casting
10. Lab : Dynamic Casting

본문내용

1. Data Types
정수
SystemVerilog 에서 사용할 수 있는 정수형 데이터 타입의 종류와 특징은 아래 표와 같다

<표>

정수 타입은 양수와 음수를 갖는 signed 형 이든지, 양수만 갖는 unsigned 일 수 있다. 타입 byte, shortint, int, integer, 와 longint 는 signed 가 기본 사양이고, bit, reg, logic 은 unsigned 가 기본 사양이다. 하지만 키워드 signed 와 unsigned 을 이용하여 범위 를 달리 정의하여 사용할 수 있다.

아래 예제에서 변수 ui 와 si 는 모두 int 타입이지만 변수 ui 는 양의 정수 값만을 표현 하고, 변수 si 는 음과 양의 정수를 모두 표현할 수 있다.

실수
실수를 나타내는 real 타입은 큰 수를, shortreal 은 작은 수를 나타낸다.

void
타입 void 는 데이터 타입이 없음을 의미한다.

참고자료

· Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
· Chris Spear, "SystemVerilog for Verification”, Springer.
· International Standard IEEE1800, “Standard for SystemVerilog – Unified Hardware Design, Specification, and Verification Language”, IEC.