[Flowrian2] SystemVerilog 문법 및 실습 (Operations and Expressions)

소개글

본 문서는 SystemVerilog 언어에서 사용하는 연산자에 대해 설명하고 예제 코드를 제공한다.

각 코드는 시뮬레이션에 의해 검증되었고 문법과 같이 동작함을 증명하였다.

(주)시스템 센트로이드의 Flowrian2와 Mentor Graphics 사의 Questa 시뮬레이터를 이용하여 검증하였다.

목차

1. Operations and Expressions
2. Lab : Assignment Operators
3. Lab : Logic and Bit Types Operator
4. Lab : Wild Equality and Inequality Operator
5. Lab : Structure Member Assignment
6. Lab : Union Member Assignment
7. Lab : Streaming Operators (pack/unpack)
8. Lab : Set Membership Operator (inside)

본문내용

1. Operations and Expressions
연산자
SystemvVerilog 언어는 Verilog 언어와 C 언어의 연산자를 모두 지원한다. 지원하는 연산자의 종류 및 의미, 연산에 지원하는 데이터 타입은 아래 표와 같다.

<중 략>

비교연산
비교연산자 ‘<‘, ‘<=‘, ‘>‘, ‘>=‘, ‘==‘, ‘!=‘ 은 양변의 논리값을 비교하는 연산인데 논리 값에 ‘X‘ 나 ‘Z‘ 가 있으면 비교 결과는 ‘X‘ (Unknown) 이 된다.

‘==?‘ 연산자는 좌변과 우변 값이 동일한지를 비교하는 연산인데 오른쪽 논리값에 ‘X‘ 나 ‘Z‘ 가 있으면 wildcard 로 간주하고 비교한다. 즉, 해당 비트를 don‘t-care 취급을 한다. 오른쪽 논리값에서 wildcard 로 취급되지 않는 비트에 해당되는 왼쪽 비트가 ‘X‘ 나 ‘Z‘ 값을 가지면 비교 결과는 ‘X‘ (Unknown) 이 된다.

참고 자료

Stuart Sutherland, Simon Davidmann, Peter Flake, "SystemVerilog for Design”, Springer.
Chris Spear, "SystemVerilog for Verification”, Springer.
International Standard IEEE1800, “Standard for SystemVerilog ? Unified Hardware Design, Specification, and Verification Language”, IEC.