인하대학교 디지털시스템설계 project (verilog)24bit Booth multiplier design

소개

24bitX24bit Booth multiplier 곱셈기를 verilog로 설계한 보고서 및 verilog코드입니다.
인하대학교 디지털시스템설계 과목 project입니다.
3단계의 pipeline를 적용시켰고, wallace tree, CLA adder, booth 알고리즘, Carry save adder 를 적용시켰습니다.

목차

1. 서론 : 보고서의 큰 진행방향과 설계에 사용되는 이론 및 부품들에 대한 설명
2. 설계에 사용되는 부품 코드 : 사용되는 부품(CSA, CLA, D_FF, Full adder 등)의 코드에 대한 내용
3. 최적화 되지 않은 3 to 2 Wallace tree 구조 : 최적화되지 않은 Wallace tree 구조, 코드
4. 최적화 된 4 to 2& 3 to 2 Wallace tree 구조 : 최적화된 Wallace tree 구조, 코드
5. Pipe Line : Pipe Line의 구조와 코드
6. Top 모듈 : Top 모듈의 계층도, 코드
7. test bench 코드
8. 파형
9. 3 to 2 CSA 곱셈기 합성 블록도
10. 4 to 2 & 3 to 2 CSA 곱셈기 합성 블록도
11. 스펙 비교
12. 고찰
13. 코드첨부

본문내용

1. 서론
최근 IoT 및 다양한 멀티미디어의 응용에 관련하여 빠른 성능의 processor가 요구되기 때문에 고속의 곱셈기의 설계에 대한 요구도 증가하고 있는 추세이다. 본 프로젝트는 Booth’s algorism과 Pipeline, Wallace tree 등을 이용하여 빠른 곱셈기를 설계하는 데 의미를 둔다. 본 프로젝트에서 사용할 이론은 Booth's encoder(Radix-4), Wallace tree, Carry Save Array(이하 CSA), Carry Lookahead Adder(이하 CLA), Pipeline이다.
3 to 2 CSA만을 이용한 최적화 되지 않은 설계와 3 to 2/4 to 2 CSA를 섞어 쓴 최적화된 설계를 비교할 것이다.

<중 략>

- Wallace tree : 곱셈구조에서 Carry Save Array보다 진화된 덧셈의 반복형태 구조이다. 입/출력선만 바꾼 것이 아니라 adder의 배치를 tree형태로 바꾼 것이다. 본 프로젝트에서는 3 to 2CSA 혹은 4 to 2CSA 별로 묶어서 이를 tree형태로 표현할 것이다

- Carry Lookahead Adder(CLA) : 다수bit의 덧셈연산에서 Carry의 path가 매우 길다. 그러므로 연산속도가 매우 느려지게 되는데 이를 보완하는 방법이다. 모든 bit마다 부분합을 구하는 동시에 carry값의 계산을 독립적으로 하여 carry의 path가 줄어들게 할 것이다. 이를 위해 carry generate 값인 g와 carry propagate값인 p를 선언하고, 그림2의 식과 그림을 참고하여 회로를 구성한다. 그 후 그림3의 가운데 빈 부분에 회로를 배치시키면 된다. Ripple Carry Adder와 대비 Carry값을 빨리 구할 수 있다. 그러나 회로의 사이즈가 증가하게 된다는 단점이 있다

<중 략>

12. 고찰
3 to 2 CSA를 이용한 Wallace tree를 만들고 clock speed를 확인한 결과 197MHz 정도의 만족할 수 없는 speed가 나왔다. 이를 해결하기 위해 연산과정을 살펴본 결과 필요 없는 연산의 횟수가 너무 많이 소모된다는 사실을 깨달았다.

참고자료

· 인하대학교 디지털시스템설계 과목 강의자료
· 연세대학교 강의자료(4 to 2 CSA 부분 사진참고)