서강대 고급전자회로 실험 - 실험2 전력증폭기 결과보고서

소개

서강대 고급전자회로 실험 - 실험2 전력 증폭기 결과보고서
pspice 설계 결과와 실제 실험 결과를 수록하여 비교하고 결과를 분석하였습니다.

목차

1. 실험결과
1) 실험회로 1
2) 실험회로 2
3) 실험회로 3
4) 설계 과제

2. 고찰 사항
1) 실험 회로에서 반전증폭기와 푸시풀 출력단의 역할을 간략히 기술하시오.
2) 실험회로 3에서 OP-amp 피드백의 R2를 vMI 노드에 연결하지 않고 vMO 노드에 연결한 이유에 대해 생각해보시오.
3) 이번 실험에서 어려웠던 부분(이론과 실험)에 대해 기술하시오. 이번 실험에서 개선해야 하는 부분은 무엇인가?

3. 참고문헌

본문내용

입력 DC 전압을 0에서부터 서서히 증가하여도 출력은 4.50V로 일정했다. 즉, DC에서의 전압이득이 0이었다. 실험회로1에서의 반전 증폭기는 DC전압은 증폭시켜주지 않으며, DC 전원은 단지 DC 바이어스 조건을 위해서만 사용된다는 것을 실험적으로 확인할 수 있었다.

<중 략>

시뮬레이션 결과와 비교해 보면 DC 성분 값의 오차가 11.8484%로 크게 나왔다. 이론상으로는 실험 1.1에서 구한 것처럼 4.5V가 나와야 하지만 실제 실험에서 회로를 정확하게 구성하여도 이 값이 잘 측정되지 않았다. 계속 6~8V의 값이 나와서 으로 사용한 캐패시터를 다른 것으로 교체하고 위치를 이동하였더니 그나마 비슷한 5.04V가 나왔다. 캐패시터의 충방전 현상이 실험 결과 값을 측정하는 데에 오차를 발생시켰을 것이라고 추정해 볼 수 있었다.

<중 략>

일반적인 전압 증폭기는 이 아주 크다고 가정하며 공급해주는 전류량이 아주 작다. 그런데 이번 실험에서는 출력단자에 10 을 연결해서 요구되는 출력 전류가 매우 커지게 되었다. OP-AMP에서 요구되는 전류>OP-AMP의 최대출력전류 이면, 출력전압이 전류의 최댓값에 해당되는 값으로 saturation 된다. ua741의 datasheet를 보면 short-circuit output current의 최댓값은 40mA이다. 실험 1.3에서는 출력단에 요구되는 전류가 이 값보다 커졌기 때문에 의 파형에 왜곡이 생겼다. 이를 확인해보기 위해 실험 1.3의 회로에서 ua741의 output current를 PSpice에서 시뮬레이션 해보았다. 결과는 다음과 같다.

<중 략>

vout 진폭은 2.20/2 = 1.10 V이다.전압이득은 1.10/2 = 0.55 V/V이다.vout 진폭이 1.10V이고 RL이 10Ω이므로 RL 전류의 진폭은 1.10/10 = 110mA이다. 시뮬레이션에서는 RL이 8.2Ω이었으나 실제 실험에서는 8.2Ω 대신 10Ω을 사용하였으므로 오차가 발생한다.출력 전력의 경우 Vp * Ip / 2로 구할 수 있다.

참고자료

· 서강대학교 고급전자회로실험 2주차 강의자료
· Sedra and Smith, "Micro-electronic Circuits" 6th Ed, Oxford University Press
· UA741 datasheet: http://html.alldatasheet.com/html-pdf/25555/STMICROELECTRONICS/UA741/9739/6/UA741.html