01 논리회로설계실험 예비보고서(And,or gate)

목차

1. 실험 목표
2. 예비 이론
3. 실험 내용
4. 출처 (Reference)
5. 고찰

본문내용

1. 실험 목표
VHDL을 이용하여 AND gate와 OR gate를 설계한다.
각 게이트를 설계 할 때, 동작적 모델링과 자료 흐름 모델링을 이용한다.

2. 예비 이론
(1) CPLD, FPGA란?

- CPLD(complex programmable logic device)
PLD(programmable logic device, 제조 후 사용자가 내부 논리 회로의 구조를 변경할 수 있는 집적 회로)와 같은 기능을 갖는 논리 블록들과 그것을 서로 연결하여주는 스위치, 행렬 등이 칩 내부에 내장된 소자

- FPGA(field programmable gate array)
산업 현장에서 엔지니어가 직접 디바이스를 프로그래밍하여 설계한 회로를 반도체 칩 상에 구현할 수 있는 소자. 작은 모듈들을 조합시키므로 설계가 자유롭지만, 모듈의 배선에 따라 지연시간이 변할 수도 있으므로, 배선 후에는 반드시 타이밍 시뮬레이션을 할 필요가 있다.

(2) CPLD, FPGA 사용 실례 조사

- CPLD
● 가전 제품 내의 신호 인터페이스 레벨, 프로토콜 변환
● 저전력 제품의 로직 게이트 대체

- FPGA
● 통신 시스템 신호처리
● ASIC Prototype
● User Define Controller

(3) 동작적 모델링, 자료 흐름 모델링, 구조적 모델링 조사

- 동작적 모델링(behavioral modeling)
회로의 내부 구조대신 회로가 무엇을 수행할 것인지 기능을 기술하는 것. 회로의 입, 출력간의 관계를 기술하며, 회로의 내부, 물리적 구현에 대한 상세한 사항은 기술하지 않는다.
설계자는 빠른 설계와 검증이 가능하고 합성도구를 통해 설계 최적화, 물리적 구현기술로 맵핑이 가능하다.

- 자료 흐름 모델링
데이터의 흐름을 나타내듯이 시스템을 기술한다. Behavioral Description보다 한 단계 낮은 Level이며, Boolean Function, RTL, 또는 연산자를 표현한다.

- 구조적 모델링
primitive gate나 기존에 설계된 모듈들을 서로 연결하여 회로를 설계하는 방법. 회로설계가 불편하며, 동작이해가 어려워 큰 규모의 회로설계 시 어려움이 따른다.

참고자료

· 기본 논리 게이트 http://www.hanbit.co.kr/web/sample/1477/sample_chapter02.pdf