VHDL로 inverter 구현시 transport delay 와 inertial delay 의 차이점

소개

디지털회로설계

목차

1. 설계목표
2. 설계내용
3. 코드
4. 코드설명
5. 시뮬레이션 결과
6. 결과 토의
7. 참고서적

본문내용

VHDL로 inverter 구현시
transport delay와
inertial delay의 차이점
1. 설계목표
VHDL로 inverter 구현할 때 1) transport delay: 1.5ns, 2) inertial delay: 1.5ns 의 delay를 갖게 되는 경우 input 신호 1ns 일 때, output 신호는 어떻게 되는 알아보자.
2. 설계내용
Quarters 2를 이용하여 inverter를 VHDL코드로 구성하는데 이때 transport dalay와 inrertial delay를 고려하여 각각 입력신호가 1ns일때의 출력 신호가 어떻게 다른지 알아보는 설계였다. 우선 인버터를 구성하기 위한 VHDL코드가 필요하고 각각의 delay를 구별해주는 단어가 필요하다. wave폼으로 변환하고 거기서 value를 지정해주는 부분에서 입력신호값을 넣어주게 되고 마지막으로 simulation을 통하여 출력 신호를 확인하는 것이다.

<중 략>

4. 코드설명
library에서 IEEE를 가져와서 IEEE.std_logic_1164를 사용한다. 그리고 delay라는 entity에서 입, 출력에 필요한 컴포넌트들을 넣어주고 외부적인 연결을 나타내어 주는데 여기서는 포트를 입력해주었다. 포트는 pin과 같은 단어로 코드로 구성할 인버터에서의 들어오고 나오는 선을 의미한다. 포트는 a, b_iner, b_trans가 있는데 a는 입력, b는 출력이고 inertial과 transport를 구분하기 위하여 뒤에 단어를 추가시켰다. Entity 선언을 끝내고 Architecture로 넘어가도록 한다. 아키텍쳐에서는 architecture Iner_Trans of delay is와 같은 형태로 시작하는데 Iner_Trans는 아케텍쳐 이름 delay는 entity이름을 나타낸다.

참고자료

· 이대영 저, 하드웨어 설계를 위한 VHDL 기초와 응용, 홍릉과학, 초판, 1995, pp.36-48, 64-66, 100
· 박세현 저, 디지털 시스템 설계를 위한 VHDL 기본과 활용, 그린, 초판, 1998 pp.31-39