HDL을 사용한 디지털 클럭 코드

소개

HDL을 활용한 디지털 클럭 제작
시계 스탑와치 알람 설정

목차

(1) 프로젝트 목표
(2) 프로젝트 내용
(3) 프로젝트 추진 전략 및 방법
(4) 프로젝트 수행 결과
(5) 조원 별 담당 업무
(6) 추진일정
(7) 결과물 검토 및 토의

본문내용

(1) 프로젝트 목표

-디지털 시스템인 디지털 시계, 알람기, 스톱워치를 각각의 특성을 바르게 이해하고 Verilog HDL을 사용하여 설계한다.

(2) 프로젝트 내용

-디지털 시계, 알람기, 스톱워치 총 3가지를 각각의 특성에 맞게 설계한다.

-디지털 시계
·시간 세팅, 스톱워치와 알람기 작동시에도 시계 동작, 오전/오후의 구분 등 일반적인 시계의 특성을 구조화하여 설계.
·디지털 시계는 탑모듈에서 설계하며, 이때의 탑모듈은 알람기와 스톱워치를 포함하는 모듈
·일반적인 시계의 기능을 함과 동시에 시간세팅 및 스톱워치나 알람의 기능을 불러오는 역할

-알람기
·알람 세팅, 세팅한 시간에서 정지입력 없을시 1분간 작동 등 알람기의 특성에 맞게 설계

-스톱워치
·스톱워치에는 시작, 일시정지, 정지의 세가지 기능과 시간의 단위로 Minute, Second, Millisecond를 갖추도록 설계

(3) 프로젝트 추진 전략 및 방법

·알람기, 스톱워치는 모두 시간의 흐름을 사용하여 동작한다. 따라서 Verilog HDL의 설계 첫 번째 목표는 클럭 변화에 따른 시간이 증가하는 코딩을 목표로 한다.

·시간이 증가하는 코딩은 if, else 문을 사용하여 각 시간이 증가할 때 마다 시, 분, 초 등이 변하게 한다.

·시간이 증가하는 코딩이 완료되면, 각 조건(alarm, stopwatch)에 맞춰, 알람이 울리거나 시 간이 멈추는 등의 코딩을 추가한다.

·탑 모듈은 스톱워치, 알람을 포함하는 모듈이므로 (스톱워치, 알람이 실행된다는 전제하에) 스 톱워치, 알람 2가지 설계 코드를 불러오는 것을 목표로 한다.

(4) 프로젝트 수행 결과
· alarm_clock : reset 후의 loadtime이 1일 경우, 시간 변경을 알리기 위해 Flashing이 0으로 되고, 이 순간에는 시계가 돌아가지 않게 된다.

참고자료

· 없음