[Flowrian] 핸드쉐이킹 방식 1-to-4 직렬통신 회로의 Verilog 설계 및 검증

소개

본 회로는 하나의 송신 모듈이 직렬 통신을 통하여 4개의 수신 모듈 중 하나에게
데이터를 전송하는 회로이다. 송신과 수신 모듈은 서로 다른 클럭에 의해
동작하므로 비동기 방식의 데이터 전송이 가능한 핸드셰이킹 (Handshaking)
프로토콜을 사용하여 직렬 통신으로 구현한다.

본 회로의 전체 동작은 아래와 같다.

* 송신 모듈은 하나만 존재하는데 데이터를 제공하는 마스터 (Master) 역할만을 수행한다.
* 수신 모듈들은 직렬 통신으로 제공된 데이터를 받기만 하는 4개의 슬레이브 (Slave)로 이루어지며,
각각의 슬레이브 모듈에 2 비트의 주소를 할당하여 서로를 구분한다.
* 마스터 모듈은 똑같은 데이터를 모든 슬레이브 모듈에 동일한 패킷으로 제공되지만 패킷에 저장된 주소와
일치하는 슬레이브 모듈만이 패킷의 데이터를 받게 된다.
* 핸드셰이킹 프로토콜은 3개의 연결선, 즉 Data 와 Req 와 Ack 신호들로 구성된다.
* Data 와 Req 신호는 마스터 모듈이 제공하므로 1 비트 이지만 Ack 신호들은 각각의 슬레이브 모듈이 제공하므로
4 비트이다. 마스터 모듈은 모든 Ack 신호들의 값을 살펴서 모든 슬레이브 모듈들이 데이터를 전송 받은 후에
다음 전송을 시작하도록 구현한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다

목차

1. 핸드쉐이킹 방식 1-to-4 직렬통신 회로의 사양

2. D 플립플롭의 Verilog 설계 및 검증

3. 9 비트 레지스터의 Verilog 설계 및 검증

4. 홀수 패리티 생성 회로의 Verilog 설계 및 검증

5. 10 입력 멀티플렉서 회로의 Verilog 설계 및 검증

6. 마스터 제어모듈의 Verilog 설계 및 검증

7. 마스터 회로의 Verilog 설계 및 검증

8. 슬레이브 제어모듈의 Verilog 설계 및 검증

9. 슬레이브 회로의 Verilog 설계 및 검증

10. 1-to-4 직렬통신 회로의 Verilog 설계 및 검증

-본 문서는 수정/편집이 불가하오니 이용에 참고하시기 바랍니다.-

본문내용

동작 사양
-본 회로는 하나의 송신 모듈이 직렬 통신을 통하여 4개의 수신 모듈 중 하나에게 데이터를 전송하는 회로이다. 송신과 수신 모듈은 서로 다른 클럭에 의해 동작하므로 비동기 방식의 데이터 전송이가능한 핸드셰이킹(Handshaking)프로토콜을 사용하여 직렬 통신으로 구현한다.

-마스터가 송신하는 데이터는 패킷 형식으로 이루어지는데 4개의 슬레이브 모듈을 구분하기 위한 2 비트의 주소와 3 비트 명령어와 4 비트 데이터로 구성된다.
마지막 한 비트는 홀수 패리티로서 송신상의 오류를 검출하기 위하여 사용된다.

참고자료

· 없음