[Flowrian] 버스를 통한 데이터 전송 회로의 Verilog 설계 및 시뮬레이션 검증

소개

디지털 회로에서 데이터를 전송하는 방식에는 멀티플렉서를 이용하는 방식과
버스를 이용하는 방식으로 크게 구분된다.

멀티플렉서 방식은 데이터를 주고 받는 모듈들이 일대일로 연결 경로가 만들어지는
방식이므로 여러 개의 전송을 병렬로 수행할 수 있는 장점이 있는 반면에 모듈이
많아지면 연결 회로가 커지고 복잡해지는 단점이 있다.

버스 방식은 모든 모듈들이 버스에 연결되어 데이터를 제공하는 하나의 마스터
(Master) 모듈이 하나 혹은 여러 개의 다른 슬레이브 (Slave) 모듈에게 데이터를
전송할 수 있다. 모듈이 많아져도 연결 회로가 간단한 반면 한 번에 하나의 전송만이
가능한 단점이 있다.

본 문서에서 소개하는 회로는 버스에 연결된 여러 개의 레지스터들이 버스를 통하여
서로 데이터를 주고 받는 방법을 소개한다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 버스를 통한 데이터 전송 회로의 사양

2. 8 비트 Tri-State Buffer 의 Verilog 설계 및 검증

3. 8 비트 레지스터 모듈의 Verilog 설계 및 검증

4. 버스를 통한 데이터 전송 회로의 Verilog 설계 및 검증

본문내용

버스를 통한 데이터 전송 회로는 아래의 모듈들로 구성된다.

tribufs : 8 비트 Tr-State Buffer
reg8b : 8 비트 레지스터
exonbus : 버스를 통한 데이터 전송 회로

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

1. 버스를 통한 데이터 전송 회로의 사양
2. 8 비트 Tri-State Buffer 의 Verilog 설계 및 검증
3. 8 비트 레지스터 모듈의 Verilog 설계 및 검증
4. 버스를 통한 데이터 전송 회로의 Verilog 설계 및 검증

참고자료

· 없음