11.1(UART)

*칠*
최초 등록일
2011.12.15
최종 저작일
2011.10
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소개글

verilog HDL 코드를 작성하여 테스트벤치 파일을 만들어 UART를 설정한다.테스트벤치 파일에서 bit_in의 타이밍을 시뮬레이션에 나타내 보도록 한다.

컴파일 실행환경

없음

본문내용

soc 실습 보고서

1. 실습 제목

UART

2. 실습 목표

verilog HDL 코드를 작성하여 테스트벤치 파일을 만들어 UART를 설정한다.
테스트벤치 파일에서 bit_in의 타이밍을 시뮬레이션에 나타내 보도록 한다.

3. 실습 내용

(바뀌어지는 부분만 표현---나머지는 생략)

// 2-always statement version ///////////////////////////////////////
`ifdef SOC_TEST
reg [7:0] scon_next;

always @(posedge clk or posedge rst) begin
if(rst) scon <= #1 `OC8051_RST_SCON;
else scon <= #1.456 scon_next;
end

always @(wr or wr_bit or wr_addr or data_in or tx_done or rx_done or scon or sbuf_rxd_tmp[11]) begin ----> 바뀌는 부분
scon_next = scon; // default value

if ((wr) & !(wr_bit) & (wr_addr==`OC8051_SFR_SCON))
scon_next = data_in;
else if ((wr) & (wr_bit) & (wr_addr[7:3]==`OC8051_SFR_B_SCON))
scon_next[wr_addr[2:0]] = bit_in;
else if (tx_done)
scon_next[1] = 1`b1;
else if (!rx_done) begin
if (scon[7:6]==2`b00) begin
scon_next[0] = 1`b1;
end else if ((sbuf_rxd_tmp[11]) | !(scon[5])) begin

참고 자료

없음
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